CPU电路图怎么设计出来的？

CPU设计的流程：

随着工艺的发展，半导体芯片的集成化程度越来越高，设计的系统越来越复杂，规模越来越大，性能的需求越来越高，功耗也越来越大，给芯片设计工程师和EDA厂商带来了新的挑战。芯片的设计方法也随着发生了改变，经历了从早期的手工设计阶段、计算机辅助设计阶段，计算机辅助工程阶段，电子自动化设计阶段，发展到系统芯片阶段。

1、设计定义和可综合的RTL代码。设计定义描述芯片的总体结构、规格参数、模块划分、使用的接口等。然后设计者根据硬件设计所划分出的功能模块，进行模块设计或者复用已有的IP核，通常使用硬件描述语言在寄存器传输级描述电路的行为，采用Verilog/VHDL描述各个逻辑单元的连接关系，以及输入/输出端口和逻辑单元之间的连接关系。门级网表使用逻辑单元对电路进行描述，采用例化的方法组成电路，以及定义电路的层次结构。前仿真，也称为RTL级仿真或功能仿真。通过HDL仿真器验证电路逻辑功能是否有效，在前仿真时，通常与具体的电路实现无关，没有时序信息。

2、逻辑综合。建立设计和综合环境，将RTL源代码输入到综合工具，例如Design Compiler，给设计加上约束，然后对设计进行逻辑综合，得到满足设计要求的门级网表。门级网表可以以ddc的格式存放。电路的逻辑综合一般由三步组成：转化、逻辑优化和映射。首先将RTL源代码转化为通用的布尔等式（GTECH格式）；逻辑优化的过程尝试完成库单元的组合，使组合成的电路能最好的满足设计的功能、时序和面积的要求；最后使用目标工艺库的逻辑单元映射成门级网表，映射线路图的时候需要半导体厂商的工艺技术库来得到每个逻辑单元的延迟。综合后的结果包括了电路的时序和面积。

3、版图规划。在得到门级网表后，把结果输入到JupiterXT做设计的版图规划。版图规划包含宏单元的位置摆放、电源网络的综合和分析、可布通性分析、布局优化和时序分析等。

4、单元布局和优化。单元布局和优化主要定义每个标准单元（Cell）的摆放位置，并根据摆放的位置进行优化。EDA工具广泛支持物理综合，即将布局和优化与逻辑综合统一起来，引入真实的连线信息，减少时序收敛所需要的迭代次数。把设计的版图规划和门级网表输入到物理综合工具，例如Physical Compiler进行物理综合和优化。在PC中，可以对设计在时序、功耗、面积和可布线性进行优化，达到最佳的结果质量。

5、静态时序分析（STA）、形式验证（FV）和可测性电路插入（DFT）。

静态时序分析是一种穷尽分析方法，通过对提取的电路中所有路径的延迟信息的分析，计算出信号在时序路径上的延迟，找出违背时序约束的错误，如建立时间和保持时间是否满足要求。在后端设计的很多步骤完成后都要进行静态时序分析，如逻辑综合之后，布局优化之后，布线完成之后等。

形式验证是逻辑功能上的等效性检查，根据电路的结构判断两个设计在逻辑功能上是否相等，用于比较RTL代码之间、门级网表与RTL代码之间，以及门级网表之间在修改之前与修改之后功能的一致性。

可测性设计。通常，对于逻辑电路采用扫锚链的可测性结构，对于芯片的输入/输出端口采用边界扫描的可测性结构，增加电路内部节点的可控性和可观测性，一般在逻辑综合或物理综合之后进行扫锚电路的插入和优化。

6、后布局优化，时钟树综合和布线设计。在物理综合的基础上，可以采用Astro工具进一步进行后布局优化。在优化布局的基础上，进行时钟树的综合和布线。Astro在设计的每一个阶段，都同时考虑时序、信号、功耗的完整性和面积的优化、布线的拥塞等问题。其能把物理优化、参数提取、分析融入到布局布线的每一个阶段，解决了设计中由于超深亚微米效应产生的相互关联的复杂问题。

7、寄生参数的提取。提取版图上内部互连所产生的寄生电阻和电容值。这些信息通常会转换成标准延迟的格式被反标回设计，用于静态时序分析和后仿真。有了设计的版图，使用Sign-Off参数提取的工具，如Star-RCXT进行寄生参数的提取，其可以设计进行RC参数的提取，然后输入到时序和功耗分析工具进行时序和功耗的分析。

8、后仿真，以及时序和功耗分析。后仿真也叫门级仿真、时序仿真、带反标的仿真，需要利用局部布线后获得的精确延迟参数和网表进行仿真、验证网表的功能和时序是否正确。如Primetime-SI能进行时序分析，以及信号完整性分析，可以做串扰延迟分析、IR drop（电压降）的分析和静态时序分析。在分析的基础上，如发现设计中还有时钟违规的路径，Primetime-SI可以自动为后端工具如Astro产生修复文件。PrimePower具有门级功耗的分析能力，能验证整个IC设计中的平均峰值功耗，帮助工程师选择正确的封装，决定散热和确证设计的功耗。在设计通过时序和功耗分析之后，PrimeRail以Star-RCXT、HSPICE、Nanosim和PrimeTime的技术为基础，为设计进行门级和晶体管级静态和动态的电压降分析，以及电迁移的分析。

9、ECO（工程修改命令）修改。当在设计的最后阶段发现个别路径有时序问题或者逻辑错误时，有必要对设计的部分进行小范围的修改和重新布线。ECO修改只对版图的一小部分进行修改而不影响到芯片其余部分的布局布线，保留了其他部分的时序信息没有改变。

10、物理验证。物理验证是对版图的设计规则检查（DRC）及逻辑图网表和版图网表比较（LVS）。将版图输入Hercules，进行层次化的物理验证，以确保版图和线路图的一致性，其可以预防、及时发现和修正设计在设计中的问题。其中DRC用以保证制造良率，LVS用以确认电路版图网表结构是否与其原始电路原理图（网表）一致。LVS可以在器件级及功能级进行网表比较，也可以对器件参数，如MOS电路沟道宽/长、电容/电阻值等进行比较。

在完成以上步骤之后，设计就可以签收、交付到芯片制造厂了（Tape out）。

寄生晶体管就是指有寄生电容的晶体管。它属于半导体集成电路的一种，其中用得最普遍的是TTL与非门。它们会将若干个晶体管和电阻元件组成的电路系统集中制造在一块很小的硅片上，封装成一个独立的元件。寄生晶体管也是半导体三极管中应用最广泛的器件之一。

扩展资料

寄生损耗：

由于高频条件下，变换器中的各元器件都存在一定的寄生参数，这些参数相互作用，将引起一系列复杂的电路工作模态变化过程，使电路的运行速度变慢，改变频率的响应，这时产生的能量损耗被称为寄生损耗。

介绍：

能量由一种形式转换为另一种形式时，不可避免的会伴有能量的损失。衡量能量利用有效率的指标称之为能效。在提倡节能减排的现代社会，为了保证较高的生活品质，必须寻求能效提高之道。电能的应用在人类日常生活和工业生产等各个方面都不可或缺。

通过减少用电时间来减少电能消耗是一种行之有效的方案；电力电子学更关注的是如何减少功率损耗，即如何提升电子设备的内部效率或改进工艺流程，来达到提高能效的最终目的。

寄生的含义是指原本没有在电路的某个地方设计电阻、电容或电感，但由于一些电路元件本身的制造工艺和结构特性而形成的寄生电阻，以及布线结构之间存在的互容或互感，就好像是寄生在元件内部或者布线之间，所以叫寄生电阻、寄生电容或寄生电感。

随着频率的不断增高，电路中原来可以忽略的一些寄生参量开始作用。在高频变换器中广泛存在着一些寄生参数，由寄生参数造成的寄生损耗也越来越不容忽视。

寄生损耗使得电路很难达到理想的性能，阻碍电路的发展，因而减小寄生损失变得十分重要。

高频变换器中主要的寄生损耗及来源分析：

1、开关器件的寄生参数

目前广为采用的开关器件多为半导体器件，其寄生参数主要取决于器件本身的设计构造。二极管的寄生参数包括：等效寄生电阻，内部引线导致造成的寄生电感，在PN结附近形成的等效寄生电容。

典型的高频大功率开关器件IGBT，是由MOSFET和晶体管技术结合而成的复合型器件，结合了前者开关速度快、工作频率高、热稳定性好以及后者耐压高、耐流大等优点，在电机控制、高频开关电源，以及低速、低损耗的领域备受亲睐。

其寄生参数主要为

①源极、门极和漏极的极间电容；

②漏极电感、门极驱动等效电感以及源极电感；

③管脚引线电感；

④IGBT在漏极与源极之间的寄生PNP晶闸管。

2、高频变压器的寄生参数

高频变压器是隔离式电力电子变换器的核心环节之一，其寄生参数主要有高频变压器漏感和寄生电容，其中，漏感包括一次侧和二次侧的绕组间漏感；寄生电容则分为匝内和层间寄生电容。

3、电感、电容、电阻的寄生参数实际上，在高频情况下，电感、电容和电阻都等效于一个电容、一个电感和一个电阻的串连，各自都存在着等效的寄生电感或寄生电容或寄生电阻。电阻和电感的寄生参数均与其自身的材料有关，电容则主要受谐振频率的影响。

4、控制电路的PCB板电力电子变换器印刷板上的印制导线之间相互耦合而形成了电感和电容等寄生参数，实际应用中，可重点考虑电路中具有高电流变化率的回路和高电压变化率节点之间的连接线。

5、开关管与散热器间的寄生电容在开关管功率较大时，开关管一般都需要加上散热器，散热器与开关管之间存在寄生电容。

6、导线的寄生参数

随着频率的升高，导线将逐渐由电阻特性变换为电感特性。一般工作在音频范围以上的导线均表现出电感特性，导线可等效为一个可以辐射RF能量的天线。

参考资料来自：百度百科-寄生损耗

---