CPLD和FPGA区别

可编程逻辑器件主要包括FPGA和CPLD FPGA是Field Programmable Gate Array缩写 CPLD是Complex Promrammable Logic Device的缩写

从可编程逻辑器件的发展历史上来讲 CPLD一般是指采用乘积相结构的基于EEPROM的器件 所以具有非挥发的 不需要外部配置ROM 具有保密性和有限次编程次数(根据不同的结构 从 次到 万次不等)等特点 适合用在胶合逻辑(glue logic 如DSP芯片外围的译码逻辑) IO扩展 IO电平转换 FPGA芯片配置等应用场合 如Altera的MAX 和MAX 系列芯片 Xilinx的XC 和CoolRunner/II系列芯片 Lattice的ispMACH /Z系列芯片都是CPLD器件 容量从 宏单元到 宏单元不等

FPGA主要是指采用四输入查找表(LUT )的基于SRAM的器件 因为SRAM是挥发的 掉电丢失数据 所以FPGA需要外部配置ROM 上电的时候 从外部的ROM把FPGA的配置数据导入到FPGA芯片内部后工作 具有SRAM的FPGA采用标准的CMOS制造工艺 可以随着最新的工艺而更新还代 给用户带来了实惠 衡量FPGA容量的一个基本指标是逻辑单元(Logic cell或者Logic element) 由一个可编程得LUT 和一个可编程的DFF组成 LUT 完成组合逻辑功能

而DFF用来实现时序功能 FPGA的容量从几千的逻辑单元到几十万的逻辑单元不等 如Altera的Cyclone/II/III和Stratix/II/III系列芯片 Xilinx Spartan / E/ A/ AN和Virtex / 系列芯片都是FPGA器件

随着芯片技术的发展 CPLD和FPGA的概念已经模糊在一起 如Altera和Lattice公司把小容量(小于 K左右逻辑单元)非挥发的可编程器件归到CPLD里 如Altera的MAXII系列和Lattice的MACH XO系列芯片 把基于SRAM的FPGA和FLASH的储存单元做到一个芯片里面 以及跟传统的CPLD不一样了

总之 我们可以简单的区分FPGA和CPLD CPLD 小容量(< K左右LE)的非挥发的可编程器件 其它的可编程器件都可归到FPGA

系统的比较

尽管FPGA和CPLD都是可编程ASIC器件 有很多共同特点 但由于CPLD和FPGA结构上的差异 具有各自的特点:

①CPLD更适合完成各种算法和组合逻辑 FP GA更适合于完成时序逻辑 换句话说 FPGA更适合于触发器丰富的结构 而CPLD更适合于触发器有限而乘积项丰富的结构

②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的 而FPGA的分段式布线结构决定了其延迟的不可预测性

③在编程上FPGA比CPLD具有更大的灵活性 CPLD通过修改具有固定内连电路的逻辑功能来编程 FPGA主要通过改变内部连线的布线来编程 FP GA可在逻辑门下编程 而CPLD是在逻辑块下编程

④FPGA的集成度比CPLD高 具有更复杂的布线结构和逻辑实现

⑤CPLD比FPGA使用起来更方便 CPLD的编程采用E PROM或FASTFLASH技术 无需外部存储器芯片 使用简单 而FPGA的编程信息需存放在外部存储器上 使用方法复杂

⑥CPLD的速度比FPGA快 并且具有较大的时间可预测性 这是由于FPGA是门级编程 并且CLB之间采用分布式互联 而CPLD是逻辑块级编程 并且其逻辑块之间的互联是集总式的

⑦在编程方式上 CPLD主要是基于E PROM或FLASH存储器编程 编程次数可达 万次 优点是系统断电时编程信息也不丢失 CPLD又可分为在编程器上编程和在系统编程两类 FPGA大部分是基于SRAM编程 编程信息在系统断电时丢失 每次上电时 需从器件外部将编程数据重新写入SRAM中 其优点是可以编程任意次 可在工作中快速编程 从而实现板级和系统级的动态配置

⑧CPLD保密性好 FPGA保密性差

⑨一般情况下 CPLD的功耗要比FPGA大 且集成度越高越明显

随着复杂可编程逻辑器件(CPLD)密度的提高 数字器件设计人员在进行大型设计时 既灵活又容易 而且产品可以很快进入市场 许多设计人员已经感受到CPLD容易使用 时序可预测和速度高等优点 然而 在过去由于受到CPLD密度的限制 他们只好转向FPGA和ASIC 现在 设计人员可以体会到密度高达数十万门的CPLD所带来的好处

CPLD结构在一个逻辑路径上采用 至 个乘积项 因而大型复杂设计的运行速度可以预测 因此 原有设计的运行可以预测 也很可靠 而且修改设计也很容易 CPLD在本质上很灵活 时序简单 路由性能极好 用户可以改变他们的设计同时保持引脚输出不变 与FPGA相比 CPLD的I/O更多 尺寸更小

如今 通信系统使用很多标准 必须根据客户的需要配置设备以支持不同的标准 CPLD可让设备做出相应的调整以支持多种协议 并随着标准和协议的演变而改变功能 这为系统设计人员带来很大的方便 因为在标准尚未完全成熟之前他们就可以着手进行硬件设计 然后再修改代码以满足最终标准的要求 CPLD的速度和延迟特性比纯软件方案更好 它的NRE费用低于ASIC 更灵活 产品也可以更快入市 CPLD可编程方案的优点如下

●逻辑和存储器资源丰富(Cypress Delta K 的RAM超过 Kb)

●带冗余路由资源的灵活时序模型|

●改变引脚输出很灵活

●可以装在系统上后重新编程

●I/O数目多

●具有可保证性能的集成存储器控制逻辑

●提供单片CPLD和可编程PHY方案

由于有这些优点 设计建模成本低 可在设计过程的任一阶段添加设计或改变引脚输出 可以很快上市

CPLD的结构

CPLD是属于粗粒结构的可编程逻辑器件 它具有丰富的逻辑资源(即逻辑门与寄存器的比例高)和高度灵活的路由资源 CPLD的路由是连接在一起的 而FPGA的路由是分割开的 FPGA可能更灵活 但包括很多跳线 因此速度较CPLD慢

CPLD以群阵列（array of clusters）的形式排列 由水平和垂直路由通道连接起来 这些路由通道把信号送到器件的引脚上或者传进来 并且把CPLD内部的逻辑群连接起来

CPLD之所以称作粗粒 是因为 与路由数量相比 逻辑群要大得到 CPLD的逻辑群比FPGA的基本单元大得多 因此FPGA是细粒的

CPLD的功能块

CPLD最基本的单元是宏单元 一个宏单元包含一个寄存器(使用多达 个乘积项作为其输入)及其它有用特性

因为每个宏单元用了 个乘积项 因此设计人员可部署大量的组合逻辑而不用增加额外的路径 这就是为何CPLD被认为是 逻辑丰富 型的宏单元以逻辑模块的形式排列(LB) 每个逻辑模块由 个宏单元组成 宏单元执行一个AND *** 作 然后一个OR *** 作以实现组合逻辑

每个逻辑群有 个逻辑模块 所有逻辑群都连接到同一个可编程互联矩阵

每个群还包含两个单端口逻辑群存储器模块和一个多端口通道存储器模块 前者每模块有 b存储器 后者包含 b专用通信存储器且可配置为单端口 多端口或带专用控制逻辑的FIFO

CPLD有什么好处？

I/O数量多

CPLD的好处之一是在给定的器件密度上可提供更多的I/O数 有时甚至高达 %

时序模型简单

CPLD优于其它可编程结构之处在于它具有简单且可预测的时序模型 这种简单的时序模型主要应归功于CPLD的粗粒度特性

CPLD可在给定的时间内提供较宽的相等状态 而与路由无关 这一能力是设计成功的关键 不但可加速初始设计工作 而且可加快设计调试过程

粗粒CPLD结构的优点

CPLD是粗粒结构 这意味着进出器件的路径经过较少的开关 相应地延迟也小 因此 与等效的FPGA相比 CPLD可工作在更高的频率 具有更好的性能

CPLD的另一个好处是其软件编译快 因为其易于路由的结构使得布放设计任务更加容易执行

细粒FPGA结构的优点

FPGA是细粒结构 这意味着每个单元间存在细粒延迟 如果将少量的逻辑紧密排列在一起 FPGA的速度相当快 然而 随着设计密度的增加 信号不得不通过许多开关 路由延迟也快速增加 从而削弱了整体性能 CPLD的粗粒结构却能很好地适应这一设计布局的改变

灵活的输出引脚

CPLD的粗粒结构和时序特性可预测 因此设计人员在设计流程的后期仍可以改变输出引脚 而时序仍保持不变

为什么CPLD和FPGA需要不同的逻辑设计技巧？

FPGA是细粒器件 其基本单元和路由结构都比CPLD的小 FPGA是 寄存器丰富 型的(即其寄存器与逻辑门的比例高) 而CPLD正好相反 它是 逻辑丰富 型的

很多设计人员偏爱CPLD是因为它简单易用和高速的优点 CPLD更适合逻辑密集型应用 如状态机和地址解码器逻辑等 而FPGA则更适用于CPU和DSP等寄存器密集型设计

新的CPLD封装

CPLD有多种密度和封装类型 包括单芯片自引导方案 自引导方案在单个封装内集成了FLASH存储器和CPLD 无须外部引导单元 从而可降低设计复杂性并节省板空间 在给定的封装尺寸内 有更高的器件密度共享引脚输出 这就为设计人员提供了 放大 设计的便利 而无须更改板上的引脚输出

CPLD的功耗

与同样密度的FPGA相比 CPLD的待机功耗更低

CPLD FPGA （待机电流（在Vcc 为 V时））

K μA mA

K μA mA

K mA mA

CPLD特别适合那些要求低功耗和低温度的电池供电应用 像手持设备

许多设计人员都熟悉传统的PLD 并喜欢这种结构所固有的灵活性和易用性 CPLD为ASIC和FPGA设计人员提供了一种很好的替代方案 可让他们以更简单 方便易用的结构实现其设计 CPLD现已达到数十万门的密度 并可提供当今通信设计所需的高性能 大于 万门的设计仍需ASIC和FPGA 但对于小型设计 CPLD不失为一个高性价比的替代方案

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念 内部包括可配置逻辑模块CLB（Configurable Logic Block） 输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分 FPGA的基本特点主要有

）采用FPGA设计ASIC电路 用户不需要投片生产 就能得到合用的芯片 ）FPGA可做其它全定制或半定制ASIC电路的中试样片

）FPGA内部有丰富的触发器和I／O引脚

）FPGA是ASIC电路中设计周期最短 开发费用最低 风险最小的器件之一

）FPGA采用高速CHMOS工艺 功耗低 可以与CMOS TTL电平兼容

可以说 FPGA芯片是小批量系统提高系统集成度 可靠性的最佳选择之一

目前FPGA的品种很多 有XILINX的XC系列 TI公司的TPC系列 ALTERA公司的FIEX系列等 FPGA是由存放在片内RAM中的程序来设置其工作状态的 因此 工作时需要对片内的RAM进行编程 用户可以根据不同的配置模式 采用不同的编程方式

加电时 FPGA芯片将EPROM中数据读入片内编程RAM中 配置完成后 FPGA进入工作状态 掉电后 FPGA恢复成白片 内部逻辑关系消失 因此 FPGA能够反复使用 FPGA的编程无须专用的FPGA编程器 只须用通用的EPROM PROM编程器即可 当需要修改FPGA功能时 只需换一片EPROM即可 这样 同一片FPGA 不同的编程数据 可以产生不同的电路功能 因此 FPGA的使用非常灵活

lishixinzhi/Article/program/qrs/201311/11075

STM32系列基于专为要求高性能、低成本、低功耗的嵌入式应用专门设计的32位ARM Cortex-M3内核。

51单片机是8位微控制器。

CPLD是复杂可编程逻辑器件。

STM32，与51属于微控制器范畴，单片集成多种用于控制，通信，存储的外设。系统在程序的控制下执行。

CPLD属于逻辑器件，按照程序，有一定智能程度。

STm32运算速度、存储容量远高于51单片机。

没有单片机的基础也可以学习STM32，现在这方面的教程和培训也越来越多，只有持之以恒，还是可以进入嵌入式开发殿堂的。

CPLD

[编辑本段]简介

CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。

发展历史及应用领域：

20世纪70年代，最早的可编程逻辑器件--PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件--CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。

器件特点：

它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。

如何使用：

CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。

这里以抢答器为例讲一下它的设计（装修）过程，即芯片的设计流程。CPLD的工作大部分是在电脑上完成的。打开集成开发软件(Altera公司 Max+pluxII)→画原理图、写硬件描述语言（VHDL，Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定（7128的64个输入、输出管脚可根据需要设定）→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，当抢答开关按下，对应位的指示灯应当亮，答对以后，裁判给加分后，看此时数码显示加分结果是否正确，如发现有问题，可重新修改原理图或硬件描述语言，完善设计。设计好后，如批量生产，可直接复制其他CPLD芯片，即写入代码即可。如果要对芯片进行其它设计，比如进行交通灯设计，要重新画原理图、或写硬件描述语言，重复以上工作过程，完成设计。这种修改设计相当于将房屋进行了重新装修，这种装修对CPLD来说可进行上万次。

家庭成员：经过几十年的发展，许多公司都开发出了CPLD可编程逻辑器件。比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品，这里给出常用芯片： Altera EPM7128S (PLCC84)

Lattice LC4128V (TQFP100)

Xilinx XC95108 (PLCC84)

[编辑本段]FPGA与CPLD的辨别和分类

FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：

将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。

将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。

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FPGA目录

FPGA工作原理

FPGA配置模式

FPGA主要生产厂商介绍

FPGA与CPLD的辨别和分类

FPGA的应用

FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

[编辑本段]FPGA工作原理

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：

1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA内部有丰富的触发器和I／O引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。

加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。

[编辑本段]FPGA配置模式

FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。

例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。

幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度帮助地系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛。

最近FPGA的配置方式已经多元化！

[编辑本段]FPGA主要生产厂商介绍

1、Altera

2、Xilinx

3、Actel

4、Lattice

其中Altera和Xilinx主要生产一般用途FPGA，其主要产品采用RAM工艺。Actel主要提供非易失性FPGA，产品主要基于反熔丝工艺和FLASH工艺。

FPGA设计的注意事项

不管你是一名逻辑设计师、硬件工程师或系统工程师，甚或拥有所有这些头衔，只要你在任何一种高速和多协议的复杂系统中使用了FPGA，你就很可能需要努力解决好器件配置、电源管理、IP集成、信号完整性和其他的一些关键设计问题。不过，你不必独自面对这些挑战，因为在当前业内领先的FPGA公司里工作的应用工程师每天都会面对这些问题，而且他们已经提出了一些将令你的设计工作变得更轻松的设计指导原则和解决方案。

I/O信号分配

可提供最多的多功能引脚、I/O标准、端接方案和差分对的FPGA在信号分配方面也具有最复杂的设计指导原则。尽管Altera的FPGA器件没有设计指导原则(因为它实现起来比较容易)，但赛灵思的FPGA设计指导原则却很复杂。但不管是哪一种情况，在为I/O引脚分配信号时，都有一些需要牢记的共同步骤：

1 使用一个电子数据表列出所有计划的信号分配，以及它们的重要属性，例如I/O标准、电压、需要的端接方法和相关的时钟。

2 检查制造商的块/区域兼容性准则。

3 考虑使用第二个电子数据表制订FPGA的布局，以确定哪些管脚是通用的、哪些是专用的、哪些支持差分信号对和全局及局部时钟、哪些需要参考电压。

4 利用以上两个电子数据表的信息和区域兼容性准则，先分配受限制程度最大的信号到引脚上，最后分配受限制最小的。例如，你可能需要先分配串行总线和时钟信号，因为它们通常只分配到一些特定引脚。

5 按照受限制程度重新分配信号总线。在这个阶段，可能需要仔细权衡同时开关输出(SSO)和不兼容I/O标准等设计问题，尤其是当你具有很多个高速输出或使用了好几个不同的I/O标准时。如果你的设计需要局部/区域时钟，你将可能需要使用高速总线附近的管脚，最好提前记住这个要求，以免最后无法为其安排最合适的引脚。如果某个特定块所选择的I/O标准需要参考电压信号，记住先不要分配这些引脚。差分信号的分配始终要先于单端信号。如果某个FPGA提供了片内端接，那么它也可能适用于其他兼容性规则。

6 在合适的地方分配剩余的信号。

在这个阶段，考虑写一个只包含端口分配的HDL文件。然后通过使用供应商提供的工具或使用一个文本编辑器手动创建一个限制文件，为I/O标准和SSO等增加必要的支持信息。准备好这些基本文件后，你可以运行布局布线工具来确认是否忽视了一些准则或者做了一个错误的分配。

这将使你在设计的初始阶段就和布局工程师一起工作，共同规划PCB的走线、冗余规划、散热问题和信号完整性。FPGA工具可能可以在这些方面提供帮助，并协助你解决这些问题，因此你必须确保了解你的工具包的功能。

你咨询一位布局专家的时间越晚，你就越有可能需要去处理一些复杂的问题和设计反复，而这些可能可以通过一些前期分析加以避免。一旦你实现了满意的信号分配，你就要用限制文件锁定它们。

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基于CMOS的设计主要消耗三类切率：内部的（短路）、漏电的（静态的）以及开关的（电容）。当门电路瞬变时，VDD与地之间短路连接消耗内部功率。漏电功耗是CMOS工艺普遍存在的寄生效应引起的。而开关功耗则是自负载电容,放电造成的。开关功耗与短路功耗合在一起称为动态功耗。下面介绍降低静态功耗和动态功耗的设计技巧。

降低静态功耗

虽然静态电流与动态电流相比可以忽略不计，然而对电池供电的手持设备就显得十分重要，在设备通电而不工作时更是如此。静态电流的因素众多，包括处于没有完全关断或接通的状态下的I/O以及内部晶体管的工作电流、内部连线的电阻、输入与三态电驱动器上的拉或下拉电阻。在易失性技术中，保持编程信息也需一定的静态功率。抗熔断是一种非易失性技术，因此信息存储不消耗静态电流。

下面介绍几种降低静态功耗的设计方法：

•驱动输入应有充分的电压电平，因而所有晶体管都是完全通导或关闭的。

•由于I/O线上的上拉或下拉电阻要消耗一定的电流，因此尽量避免使用这些电阻。

•少用驱动电阻或双极晶体管，这些器件需维持一个恒定电流，从而增加了静态电流。

•将时钟引脚按参数表推荐条件连接至低电平。悬空的时钟输入会大大增加静态电流。

•在将设计划分为多个器件时，减少器件间I/O的使用。

eX器件LP方式引脚的使用

Actel eX系列设计了特殊的低功率“休眠”模式。在该引脚驱动至高电平800ns后，器件进入极低功率待机模式，待机电流小于100μA。在低功率模式下，所有I/O（除时钟输入外）都处于三态，而内核全部断电。由于内核被断电，触发器中存储的信息会丢失，在进入工作模式（在引脚驱动至低平200ms后）时，用户需再次对器件初始化。同样，用户也应关闭所有通过CLKA、CLKB以及HCLK输入的时钟。然而这些时钟并不处于三态，时钟就可进入器件，从而增加功耗，因此在低功率模式下，时钟输入必须处于逻辑0或逻辑1。

有时用户很难阻止时钟进入器件。在此场合，用户可使用与CLKA或CLKA相邻的正常输入引脚并在设计中加进CLKINT。这样，时钟将通过靠近时钟引脚的正常输入进入器件，再通过CLKINT向器件提供时钟资源。

采用这种输入电路后，由于常规I/O是三态的，因此用户不必担心时钟进入器件。当然，增加一级门电路会产生06ns的较大时钟延时，幸好这在多数低功率设计中是可以接受的。注意应将与CLKINT缓冲器相关的CLKA或CLKB引脚接地。

此外还要注意，CLKINT只可用作连线时钟，HCLK并不具备将内部走线网连接到HCLK的能力，因而HCLK资源不能被常规输入驱动。换句话说，如果使用LP引脚就不能使用HCLK；使用HCLK时就应在外部截断时钟信号。

降低动态功耗

动态功耗是在时钟工作且输入正在开关时的功耗。对CMOS电路，动态功耗基本上确定了总功耗。动态功耗包括几个成分，主要是电容负载充电与放电（内部与I/O）以及短路电流。多数动态功率是内部或外部电容向器件充、放电消耗的。如果器件驱动多个I/O负载，大量的动态电流构成总功耗的主要部分。

对设计中给定的驱动器，动态功耗由下式计算

p=CL×V 2 DD×f

式中，CL是电容负载，VDD是电源电压，f则是开关频率。总功耗是每个驱动器功耗之总和。

由于VDD是固定的，降低内部功耗就要降低平均逻辑开关频率，减少每个时钟沿处的逻辑开关总数、减少连线网络，特别是高频信号连线网络中的电容值。对低功率设计，需要从系统至工艺的每个设计级别中采取相应预防措施，级别越高，效果越好。

[编辑本段]FPGA与CPLD的辨别和分类

FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：

将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。

将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。

[编辑本段]FPGA的应用

FPGA的应用可分为三个层面：电路设计，产品设计，系统设计1．电路设计中FPGA的应用

连接逻辑，控制逻辑是FPGA早期发挥作用比较大的领域也是FPGA应用的基石．事实上在电路设计中应用FPGA的难度还是比较大的这要求开发者要具备相应的硬件知识（电路知识）和软件应用能力（开发工具）这方面的人才总是紧缺的，往往都从事新技术，新产品的开发成功的产品将变成市场主流基础产品供产品设计者应用在不远的将来，通用和专用IP的设计将成为一个热门行业！搞电路设计的前提是必须要具备一定的硬件知识．在这个层面，干重于学，当然，快速入门是很重要的，越好的位子越不等人电路开发是黄金饭碗．

2．产品设计

把相对成熟的技术应用到某些特定领域如通讯，视频，信息处理等等开发出满足行业需要并能被行业客户接受的产品这方面主要是FPGA技术和专业技术的结合问题，另外还有就是与专业客户的界面问题产品设计还包括专业工具类产品及民用产品，前者重点在性能，后者对价格敏感产品设计以实现产品功能为主要目的，FPGA技术是一个实现手段在这个领域，FPGA因为具备接口，控制，功能IP，内嵌CPU等特点有条件实现一个构造简单，固化程度高，功能全面的系统产品设计将是FPGA技术应用最广大的市场，具有极大的爆发性的需求空间产品设计对技术人员的要求比较高，路途也比较漫长不过现在整个行业正处在组建”首发团队”的状态，只要加入，前途光明产品设计是一种职业发展方向定位，不是简单的爱好就能做到的！产品设计领域会造就大量的企业和企业家，是一个近期的发展热点和机遇

3．系统级应用

系统级的应用是FPGA与传统的计算机技术结合，实现一种FPGA版的计算机系统如用Xilinx V-4, V-5系列的FPGA，实现内嵌POWER PC CPU, 然后再配合各种外围功能，实现一个基本环境，在这个平台上跑LINIX等系统这个系统也就支持各种标准外设和功能接口（如图象接口）了这对于快速构成FPGA大型系统来讲是很有帮助的。这种”山寨”味很浓的系统早期优势不一定很明显，类似ARM系统的境况但若能慢慢发挥出FPGA的优势，逐渐实现一些特色系统也是一种发展方向。若在系统级应用中，开发人员不具备系统的扩充开发能力，只是搞搞编程是没什么意义的，当然设备驱动程序的开发是另一种情况，搞系统级应用看似起点高，但不具备深层开发能力，很可能会变成爱好者，就如很多人会做网页但不能称做会编程类似以上是几点个人开发，希望能帮助想学FPGA但很茫然无措的人理一理思路。这是一个不错的行业，有很好的个人成功机会。但也肯定是一个竞争很激烈的行业，关键看的就是速度和深度当然还有市场适应能力。

其实这种情况在使用Quartus II来仿真时是很常见的！

“Cannot fit the design into any of the specified devices with the selected implementation options”意思是你所选择的那款CPLD\FPGA不能实现你设计中的要求。

解决方法很简单：只需要选用另外一款能实现你设计要求的一款CPLD\FPGA即可！

CPLD都是可重配的。一些很早的可编程逻辑只能一次性编程，不能重新配置，这些器件在一般的场合早已不使用了。

基于查找表的CPLD，实际上就是内置配置FLASH的小型FPGA，因为其在上电后的很短时间内能完成自动配置，在用户看来即具备“掉电非易失”的特性，因此被定义为CPLD

本人研发cpld fpga和单片机有好多年了。这个问题对于学习cpld和单片机的人来说，必须要弄懂，要不然会深刻的影响到后续的学习进度的。cpld是硬件逻辑器件，说的直白点就是cpld里面没有程序，都是逻辑器件，你写的所谓的“程序”，其实在里面是不运行的。在里面都生成了硬件逻辑，也就是说cpld内部就是各种二极管和三极管，它根据你的程序这些二极管和三级来连接达到乘法或者除法等功能。所以说cpld是硬件逻辑器件。而单片机是微控制器，是程序运行，一切的运算逻辑都是程序计算出来的，是软件计算出来的。

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