vivado io ports在哪

vivado io ports在引脚都是与开发板上的元器件相连的。

在Altera SOPCBuilder中Tools-options-IP SearchPath 如下设置：D:\altera\80\ip\sopc_builder_ip。

此时Altera SOPC Builder左侧SystermContents中出现DeviceSOPC-〉oc_i2c_master外设。双击此条目，i2c外设及可被添加到niosII上。

赛灵思联盟计划成员：

“随着行业在生产设计中将更多采用FPGA，Atrenta 与赛灵思的合作，将为我们集中精力在SpyGlass 与Vivado 设计套件之间实现互 *** 作性提供良好的机遇，同时也可为FPGA 设计人员带来一种新的工作方法。

在使用RTL linting、跨时钟域(CDC) 以及ASIC 设计时序限制领域公认的业界领先平台Atrenta SpyGlass 时，最新Vivado 设计套件将为采用赛灵思业界领先FPGA 器件的客户带来与ASIC 设计人员希望从Atrenta 获得的相同的‘SpyGlass Clean’RTL 生产力优势。”

（1）把想要观测的信号线加入在线逻辑分析仪中。

（2）上板测试，trigger到想要的实时数据，用一句TCL语句保存为ila格式的文件，那句话是write_hw_ila_data data1 [upload_hw_ila_data hw_ila_1] 。其中data1为用户自己取的文件名，要带上路径，hw_ila_1为要保存的那组实时信号的名字。还有两句是读出保存好的数据的，read_hw_ila_data data1.ila，display_hw_ila_data。

（3）把保存好的.ila格式的文件导入matlab中，用unzip语句解压，会出现一个csv格式的文件，这个文件可以用excel打开，并能直观地看到所有sample。

（4）在excel中用自带的函数功能对数据进行处理，处理后可以再导入matlab中进行高级处理。

本视频将向您展示如何通过选择合适的IO端口协议和AXI4资源，在Vivado

HLS

C或者C++设计中创建AXI4接口。视频内容包括从C或C++创建RTL

IO端口和AXI4接口综合的过程介绍、Vivado

HLS

GUI中如何添加优化指令。

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