基于混合SETMOSFET的比较器

基于混合SETMOSFET的比较器,第1张

基于混合SET/MOSFET比较器

据2001 年的国际半导体技术未来发展预示,到2016 年MOSFETs 的物理沟道长度将达到低于10nm 的尺寸[1],而这种尺寸条件会影响到MOSFETs 的基本工作原理,因此必须寻找新的替代器件。单电子晶体管(Single-Electron Transistor,SET)具有较小体积、较低功耗和较高开关速度性能,其高度集成化远远超过目前大规模集成化的极限,被认为是下一代超大规模集成电路的理想器件[2]。同时SET 与MOSFET 具有很好的互补性:SET 的功耗低、可集成度高、有库仑振荡新特性等优点,而MOSFET 器件的高速、高电压增益和高驱动特性可以补偿SET 固有的缺点。因此,将来SET 与MOSFET 的混合在集成电路中共同占主导地位,对于解决纳米尺寸的集成电路具有很好的应用前景[3, 4]。

  单电子进出量子点(岛)使其上的静电势和能量状态发生很大变化,它就可以作为传递数值信息的载体,制备成单电子存储器和单电子逻辑电路等等。因此,SET 在现代电路的微电子领域有潜在的应用价值,特别是在计算机和数字系统中,经常要对两个数的大小进行选择决策,因此,本文基于数字逻辑电路的设计思想,首先研究了双栅极SET 的输入特性,再利用SET/MOSFET 通用方波门特性讨论了具有‘与’、‘或’和‘异或’等功能的电路,并利用这些电路构造了一位比较器电路结构,最后用SET 的MIB 模型[5]进行了仿真验证。

  2. 混合SET/MOSFET 结构与特性

  2.1 双栅极SET 的特性

  SET 由源极、漏极、与源漏极耦合的量子点(岛)、两个隧穿结和用来调节控制量子点中电子数的栅极组成。双栅极单电子晶体管可以等效为一个四端元件[6],如图1(a)所示。图中CD和CS为隧穿结电容, RD和RS为隧穿结电阻,CG1和CG2为栅极电容,VG1和VG2为栅极电压,VDS为偏置电压。

基于混合SETMOSFET的比较器,第2张

图1 (a)双栅极SET的等效示意图 (b)双栅极SET的I-V特性

  当漏极与源极间电压VDS不变时,随着栅极电压VG1的变化,两个隧穿结上电压也随之相应变化,当隧穿结上电压大于开启电压时,就会发生电子隧穿效应,即电子离开量子点(岛),隧穿出一个结;或者电子隧穿一个结,进入到量子点(岛)。这种隧穿过程随着VG的变化呈现为周期性如图1(b)所示。当VDS较小,漏极与源极间电流iDS表现出所谓的库仑振荡形式,其振荡电压的间隔是e/CGS1(e 是基本电荷)。另外,当VGS2<0 时,相位向右移动;当VGS2>0 时,相位向左移动。但如果VGS2<0 且VGS2较大时,会产生较高的势垒,阻碍了隧穿电流的产生,所以GS2 V 取值一般不应太小[7]。

  2.2 双栅极SET 与MOSFET 的混合特性

  由SET 的周期振荡特性和MOSFET 的阈值电压特性可构成双栅极SET/MOSFET 通用方波电路[8],它是构成逻辑门电路的基本单元,如图2 所示。

基于混合SETMOSFET的比较器, 双栅极SET 与MOSFET 的混合特性,第3张

  图中双栅SET/MOSFET 的通用方波电路由SET、MOSFET 和恒流源构成。SET 的漏极电压由Vgg 控制,Vgg-Vth 要足够低以确保SET 漏源电压近似恒定工作在库仑振荡条件下,Vcon控制漏电流周期振荡的相位。接入恒流源Io 后,当IdsIo时,输出电压为低电平。同时,这里的恒流源Io 可利用耗尽型NMOSFET 设置加以实现。

  数字电路中,最基本的单元在于逻辑门设计。在上述电路基础上,由双栅SET/MOSFET基本电路单元可构造出所需的逻辑‘与或非’、‘异或’等基本门电路结构[9],如图(3)所示。当a=0,b=1 时,SET并联门实现逻辑函数Z =X•Y功能;当a=1,b=0 时,SET并联门实现逻辑函数Z =X•Y功能。当a=0,SET求和门实现逻辑函数Z =X⊕Y功能;当a=1,SET求和门实现逻辑函数Z =X⊕Y功能。

基于混合SETMOSFET的比较器,SET/MOSFET 构成的逻辑门电路及相应符号,第4张

图3 SET/MOSFET 构成的逻辑门电路及相应符号

  3 SET/MOSFET 数值比较器的实现

  在计算机和数字系统中,特别是在计算机中都具有运算功能,一种简单而又常用的运算是比较两个数X 和Y 的大小,因此,在多情况下都用到数字比较器,需要判断出X>Y,X

(X>Y)=XY (1)

  利用a=1,b=0 时的SET 并联门电路实现;

(X

  利用a=0,b=1 时的SET 并联门电路实现;

(X=Y)=XY+XY (3)

  利用a= 1 时的SET 求和门电路实现。

结合以上分析,利用SET/MOSFET 的混合结构设计出一位比较器的电路,如图4 所示。

基于混合SETMOSFET的比较器,第5张

图4 一位比较器电路图

  由图4 可以看出,一位比较器由五个双栅SET,三个耗尽型NMOSFET,三个恒流源构成。结构简单,实现容易,更重要的是它的管子数大大减少,有利于进一步提高集成度,较好的适应了集成电路的发展要求,同时MOSFET 晶体管的高速、高驱动性为下一级电路的提供了可靠的工作环境。

  4 仿真分析

  Mahapatra, Ionescu, Banerjee 等人2004 年提出SET 的MIB 数学模型[5]。该模型可以精确地描述SET 低温低功耗下的I-V 特性。适当选取SET/MOSFET 的各物理参数使用该模型对该一位比较器进行仿真,得到图5 的参数仿真分析结果,各参数选取如表1 所示。

基于混合SETMOSFET的比较器,第6张

基于混合SETMOSFET的比较器,第7张

  图5 中X 和Y 为输入信号,Z 为输出信号。当输入X 为高电平信号,Y 为低电平信号,输出Z 实现的是X>Y 功能,如图5 所示。同理可得,当输入X 为低电平信号,Y 为高电平信号,输出Z 实现的是X

  5 结论

  本文作者创新点:基于数字电路的逻辑设计思想,利用SET/MOSFET 混合结构的传输特性,设计构造了一位数值比较器结构。通过仿真分析和验证,该比较器的优点有:结构简单;传输特性好;驱动负载工作能力强,通过适当选取混合SET/MOSFET 的各个物理参数,尤其是SET 的物理参数,可以达到低输入电压和高输出电压;同时利用混合双栅极SET/MOSFET 实现‘同或’功能大大减少了管子的数目,更进一步提高了集成度,降低了功耗,更有利于大规模集成电路的实现。

  参考文献:

  [1] Andrew R. Brown, Asen Asenov, and Jeremy R. Watling, “Intrinsic FluctuaTIons in Sub 10-nm Double-Gate MOSFETs Introduced by Discreteness of Charge and Matter”, IEEE TransacTIons on Nanotechnology, Vol. 1, No. 4, DEC 2002.pp:195~200.

  [2] Likharev KK. “Single-electron devices and their applicaTIons”. Proceedings of the IEEE 1998;87(4), pp: 602~ 632.

  [3] A. M. Ionescu et al., “Few electron devices: Toward hybrid CMOS-SET integrated circuits,” in Proc. DAC, 2002, pp: 323~326.

  [4] 石乔林,李天阳,田海燕.深亚微米集成电路静态功耗的优化[J].微计算机信息,2005,No.35, pp:138-141.

  [5] S. Mahapatra, A. M. Ionescu, and K. Banerjee, “AnalyTIcal Modeling of Single Electron Transistor for Hybrid CMOS-SET Analog IC Design” IEEE Transactions on Electron Device, Vol.51, No. 11, Nov. 2004, pp: 1772~1782.

  [6] 孙铁署,蔡理,陈学军. 一种单电子晶体管的SPICE宏模型[J],空军工程大学学报(自然科学版),2003,4(6),65~67.

  [7] Kim D H, Sung S-K, Kim K R et al. “Single-electron transistors based on gate-induced Si island for single-electron logic application” [J]. IEEE Transactions on Nanotechnology, 2002, 1(4):170~175.

  [8] H. Inokawa, A. Fujiwara, and Y. Takahashi, “A Multiple-Valued Logic and Memory with Combined Single-Electron and Metal-Oxide-Semiconductor Transistors” IEEE Trans. Electron Devices, 2003, Vol. 50, No. 2, pp: 462~470.

  [9] K. Degawa, T. Aoki, T. Higuchi, H. Inokawa, and Y.Takahashi, “A Single-Electron-Transistor Logic Gate Family and Its Application Part I: Basic Components for Binary, Multip le-Valued and Mixed-Mode Logic” Proc. 34th IEEE Int. Symp. on Multiple-Valued Logic, 2004.

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