基于TMS320F2812的智能接口板设计

引言

　　随着电子技术的发展，数字电路的集成度和性能有了非常大的提高，因此可以在单板上实现复杂的电路功能，本设计就是在TI公司高集成度的TMS320F2812处理器上设计外围接口电路，实现多路高速ARINC429接口、高速RS422接口、高速RS232接口，由于该款DSP的卓越性能，该接口板具有强大的多路接口通讯实时处理能力，同时由于该接口板的通讯接口都是标准接口，物理结构为PMC底板结构，具有一定的通用性。

　　系统设计

　　接口板采用TMS320F2812处理器，对串行数据的接收和发送采用智能控制方式，它通过一个512K（32K×16）双端口存储器（DPRAM）实现与主处理机之间的数据交互，双端口存储器与主处理机之间为PCI总线接口，物理连接方式为PMC标准插座。模块功能框图见图1。限于篇幅，本文主要介绍局部总线端电路设计，与主机接口端PCI设计另有文章介绍。

　　PCI总线是一种不依附于某个具体处理器的局部总线。从结构上看，PCI是在CPU和原来的系统总线之间插入的一级总线，具体由一个桥接电路实现对这一层的管理，并实现上下之间的接口以协调数据的传送。管理器提供了信号缓冲，使之能支持10种外设，并能在高时钟频率下保持高性能。PCI总线也支持总线主控技术，允许智能设备在需要时取得总线控制权，以加速数据传送。

 

　　图1 接口板功能框图

　　接口板主要由如下功能部分组成：

　　处理器电路、数据处理器TMS320F2812，主频150MHz，集成128K字容量程序FLASH、18K字容量SARAM；

　　双口RAM IDT70V27，容量为32K×16bit；

　　时钟和复位电路MAX791；

　　10路全双工RS422串行接口电路TL16C554；

　　2路全双工RS232串行接口电路；

　　4收2发ARINC429接口DEI1016A、BD429A；

　　PCI总线接口电路PCI9054；

　　逻辑控制电路XC95288XL；

　　提供＋5V转＋15V、-15V电路DCP020515DP，负载80mA。

　　处理器及存储电路

　　处理器

　　处理器选用TI公司的16位TMS320F2812芯片，主频可达到150MHz。主要特点如下：

　　150MIPS运行速度；

　　集成128K字容量程序FLASH，18K字容量SARAM；

　　锁相环（PLL）模块；

　　3个32位定时器

　　2个串行通信接口SCI；

　　1个串行外设接口SPI；

　　16路ADC（12bit）；

　　2路eCAN接口；

　　3个可屏蔽中断；

　　JTAG接口；

　　哈佛结构。

　　本接口板在设计中用到TMS320F2812处理器的数据处理功能、存储器功能、通用IO功能、串行通信功能和JTAG接口。16位地址线A15~A0，16位数据线D15~D0。

　　TMS320F2812处理器地址空间映像如图2所示。该接口板地址分配如表1。

 

　　图2 地址映象

　　存储电路

　　存储器（Memory）是计算机系统中的记忆设备，用来存放程序和数据。计算机中全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。它根据控制器指定的位置存入和取出信息。有了存储器，计算机才有记忆功能，才能保证正常工作。按用途存储器可分为主存储器（内存）和辅助存储器（外存），也有分为外部存储器和内部存储器的分类方法。外存通常是磁性介质或光盘等，能长期保存信息。内存指主板上的存储部件，用来存放当前正在执行的数据和程序，但仅用于暂时存放程序和数据，关闭电源或断电，数据会丢失。传统的并行接口和串行接口设计无论在通信速率，还是在可靠性方面都不易满足要求。

　　构成存储器的存储介质，目前主要采用半导体器件和磁性材料。存储器中最小的存储单位就是一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，它可存储一个二进制代码。由若干个存储元组成一个存储单元，然后再由许多存储单元组成一个存储器。 一个存储器包含许多存储单元，每个存储单元可存放一个字节（按字节编址）。每个存储单元的位置都有一个编号，即地址，一般用十六进制表示。一个存储器中所有存储单元可存放数据的总和称为它的存储容量。

 

　　表1 地址分配表

　　双端口RAM芯片有两套完全独立的数据线、地址线和读写控制线，因而可使两个处理器分时独立访问其内部RAM资源。由于两个CPU同时访问时的仲裁逻辑电路全部集成在双端口RAM内部，因而需要实际设计的电路比较简单。同时通过“busy”引脚告知该CPU以使之根据需要对该单元重新访问或撤销访问。双端口RAM的优点是通讯速度快、实时性强、接口比较简单、两边CPU都可主动进行数据传输；缺点是成本高，需要克服竞争现象。

　　共享存储器选用双口内存IDT7027,存储容量为32K×16bit。共享存储器具有两组独立的地址、控制、I/O引脚，允许从任一组引脚发出的信号对内存中的任何位置进行读或写的异步访问。双口内存IDT7027具有防止双口竞争的功能，该功能可以免去为避免双口竞争增加的硬件逻辑，通过使用芯片上的信号量可以获得芯片的控制权，只有获权的一组引脚上的信号才能访问内存，另外通过信号量的使用还可以将双口内存划分为大小不同的区。

　　在此模块设计中，双口存储器一边由DSP处理器控制，另一边由PCI总线进行控制，而芯片本身自带的BUSY通过逻辑设计接READY来实现双口存储器产生竞争时的应答。

　　双口存储器读 *** 作访问

　　双口存储器的读 *** 作时序如图3所示，/CE为读写数据 *** 作的片选信号，低电平有效；/OE为输出控制信号，由系统读信号控制，低电平有效；/UB、/LB是高/低字节有效控制信号，低电平有效，设计中将这两信号下拉；R/*W信号在读 *** 作中保持高电平。

　　双口存储器写 *** 作访问

　　双口存储器的写 *** 作时序如图4

　　所示，/CE为写数据 *** 作的片选信号，低电平有效；/UB、/LB是高/低字节有效控制信号，低电平有效，设计中将这两信号下拉；R/*W为输入控制信号，由系统写信号控制，低电平有效。

　　双口存储器BUSY信号使用及时序

　　A/B通道对双口存储器的某一个单元同时进行访问时会出现竞争冒险，要避免这种情况的出现必须对访问信号判断优先级，IDT7025双口存储器通过自身硬件的BUSY信号引脚告知该CPU以使之根据需要对该单元重新访问或撤消访问，BUSY信号低电平有效，R/W为读写信号。

 

图3 读 *** 作及时序

图4 写 *** 作及时序

　　图5 读写 *** 作时序

　　时钟和复位电路