基于DSP与CPLD的多通道数据采集系统设计

引言

1 系统结构设计

      系统以DSP与CPLD为核心构建，模拟信号从多路复用器接入，利用CPLD使能或禁止其输出，DSP的I/O引脚控制通道的选择，当选通一路时，多路复用器输出差分再经过运放转为单端信号作为ADC的输入，ADC片选由DSP的I/O引脚控制，启动由CPLD控制，当片选有效时启动ADC，并按照规定的时序控制片选信号，ADC开始工作，转换结果输出到CPLD译码得到的地址。ADC与DSP之间的缓冲器件用来做电平匹配，利用CPLD将其锁定在选通状态。ADC在转换完成时发起一个外部中断到DSP，请求DSP处理转换结果[1]。

2 硬件设计

　　模拟信号输入到多路复用器ADG726（ADI公司产品），1.8～5.5V电源供电，由引脚VDD输入；接受16路差分或32路单端模拟信号输入（引脚S1A～S16A，S1B～S16B）。DA，DB为差分信号输出引脚；A0～A3是通道选择控制引脚。片选引脚CSA、CSB低电平有效。引脚EN、WR分别为芯片使能和写使能，EN低有效，WR上的有效电平波形如图2所示。

　　信号从DA，DB引脚输出之后，在到达ADC之前先转成单端信号，这里采用ADI公司易用型运放AD620，±12V模拟电源供电。

　　ADI公司生产的低功耗16位模数转换器ADS7805为逐次逼近型结构，+5V单电源供电，标准±10V输入，最小采样率100KSPS。REF引脚接内部或者外部参考电压，用于设定模拟输入电压范围，与模拟地之间连接一个2.2μF的钽电容，本设计采用内部参考；VANA引脚是+5V模拟电源输入端，并联一个0.1μF和一个10μF的钽电容接到模拟地上；VDIG为数字电源输入端，直接连到VANA上。AGND1和AGND2是模拟地；CAP引脚为参考缓冲电容，与模拟地之间接一个2.2μF钽电容；DGND是数字地；BYTE引脚电平决定转换结果的字节位置，低电平时引脚6到13输出结果的高8位，引脚15到22输出结果的低8位，高电平时正好相反。当启动引脚R//C为低时，片选CS的下降沿激活一次转换。BUSY在转换时保持低电平，转换完成时变高。转换结果由16个引脚并行输出，经过缓冲74LVTH16245A做5V到3.3V的电平转换到DSP，输出引脚为三态驱动。

　　系统的主控制器采用TI(德州仪器)公司的TMS320LF2407A，3.3V静态CMOS工艺，40MIPS，具有16位地址总线，16位数据总线，3个独立的存储空间，包括可用的64K字程序空间，35.5K字数据空间以及64K字I/O空间。访问不同的存储空间时，DSP有相应的引脚作为选通信号，即PS对应程序空间，DS对应数据空间，IS对应I/O空间，均为低电平有效。本设计将ADC映射到I/O空间。TMS320LF2407A具有丰富的通用数字I/O口，利用其中一个对ADS7805进行启动控制。通道选择也由数字I/O实现，利用DSP 4个I/O引脚作为ADG726的4-16译码输入可选择系统的16路差分。设计将ADC的BUSY引脚接到DSP的外部中断引脚XINT1上，当BUSY上升沿到来时，将触发DSP外部中断，中断的极性、优先级均可软件设定。EMP3032A是ALTERA公司推出的高性价比CPLD，在系统中用来控制ADC的引脚CS，配合引脚R//C来激活ADC，对CS的控制同时也将ADC映射在了DSP的I/O空间，因为使CS变为有效的控制逻辑来自于CPLD对DSP的4根地址线（A15到A12）及IS的译码。多路复用器的写使能由CPLD控制，即ADG726也被映射在DSP的I/O空间，这样设计的优点是对映射地址执行一个读 *** 作就能得到需要的时序，虽然利用DSP的数字I/O引脚也能实现，但是需要在软件中模拟信号的时序，实现由高到低、延时并上跳变的过程，相对较复杂[2-4]。