硬件描述语言HDL的典型代表

　　电子发烧友网核心提示：目前，硬件描述语言（HDL）可谓是百花齐放，有VHDL、Superlog、Verilog、SystemC++、Cynlib C++、C Level等等。电子发烧友网小编今天就带大家一起来了解下几种具有代表性的HDL语言吧。

　　VHDL

　　VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescripTIon Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。

　　VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分，及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

　    Verilog HDL

　　Verilog HDL就是在用用最广泛的C语言的基础上发展起来的一种件描述语言，它是由GDA（Gateway Design AutomaTIon）公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器Verilog-XL，获得了巨大的成功，从而使得Verilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得VerilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL，并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995.

　　Verilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。与之相比，VHDL的学习要困难一些。但Verilog HDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。

　　AHDL

　　这是一种早期的硬件描述语言。在可编程逻辑器件的设计中，可方便准确的描述所设计的电路逻辑功能。他支持逻辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。ABEL语言和Verilog语言同属一种描述级别，但ABEL语言的特性受支持的程度远远不如 Verilog。 Verilog是从集成电路设计中发展而来，语言较为成熟，支持的EDA工具很多。而ABEL语言从早期可编程逻辑器件（PLD）的设计中发展而来。ABEL-HDL被广泛用于各种可编程逻辑器件的逻辑功能设计，由于其语言描述的独立性，因而适用于各种不同规模的可编程器的设计。如DOS版的ABEL3.0软件可对包括GAL期间进行全方位的逻辑描述和设计，而在诸如LatTIce的ispEXPERT，DATAIO的Synario，VanTIs的Design-Direct，Xilinx的FOUNDATION和WEBPACK等EDA软件中，ABEL-HDL同样可用于较大规模的FPGA/CPLD器件功能设计。ABEL-HDL还能对所设计的逻辑系统进行功能仿真。ABEL-HDL的设计也能通过标准格式设计转换文件转换成其他设计环境，如VHDL.Verilog-HDL等。从长远来看，VHDL和VerilogHDL的运用会比ABEL-HDL多的多，ABEL-HDL只会在较小的范围内继续存在。

　　Superlog

　　开发一种新的硬件设计语言，总是有些冒险，而且未必能够利用原来对硬件开发的经验。能不能在原有硬件描述语言的基础上，结合高级语言C、C++甚至Java等语言的特点，进行扩展，达到一种新的系统级设计语言标准呢？

　　Superlog就是在这样的背景下研制开发的系统级硬件描述语言。Verilog语言的首创者Phil Moorby和Peter Flake等硬件描述语言专家，在一家叫Co-Design Automation的EDA公司进行合作，开始对Verilog进行扩展研究。1999年，Co-Design公司发布了SUPERLOGTM系统设计语言，同时发布了两个开发工具：SYSTEMSIMTM和SYSTEMEXTM。一个用于系统级开发，一个用于高级验证。2001年，Co-Design公司向电子产业标准化组织Accellera发布了SUPERLOG扩展综合子集ESS，这样它就可以在今天Verilog语言的RTL级综合子集的基础上，提供更多级别的硬件综合抽象级，为各种系统级的EDA软件工具所利用。

　　至今为止，已超过15家芯片设计公司用Superlog来进行芯片设计和硬件开发。Superlog是一种具有良好前景的系统级硬件描述语言。但是不久前，由于整个IT产业的滑坡，EDA公司进行大的整合，Co-Design公司被Synopsys公司兼并，形势又变得扑朔迷离。

　　SystemC

　　随着半导体技术的迅猛发展，SoC已经成为当今集成电路设计的发展方向。在系统芯片的各个设计中，像系统定义、软硬件划分、设计实现等，集成电路设计界一直在考虑如何满足SoC的设计要求，一直在寻找一种能同时实现较高层次的软件和硬件描述的系统级设计语言。SystemC正是在这种情况下，由Synopsys公司和CoWare公司积极响应目前各方对系统级设计语言的需求而合作开发的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半导体公司和嵌入式软件公司宣布成立“开放式SystemC联盟”。著名公司Cadence也于2001年加入了SystemC联盟。SystemC从1999年9月联盟建立初期的0.9版本开始更新，从1.0版到1.1版，一直到2001年10月推出了最新的2.0版。

　　电子发烧友网编辑论道：虽然以上硬件描述语言各有所长，但业界对到底使用哪一种语言进行设计，却莫衷一是，难有定论。而比较一致的意见是，HDL和C/C++语言在设计流程中实现级和系统级都具有各自的用武之地。问题出现在系统级和实现级相连接的地方：什么时候将使用中的一种语言停下来，而开始使用另外一种语言？或者干脆就直接使用一种语言？现在看来得出结论仍为时过早。


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