多路选择器（MUX）功能实现Verilog HDL源代码

　　电子发烧友网核心提示：本例程是Verilog HDL源代码：关于基本组合逻辑功能中多路选择器（MUX）的功能实现源代码。注意：程序运行在不同软件平台可能要作一些修改，请注意阅读程序中的注释。

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// DESCRIPTION   :  MulTIplexer
//            Code style: used case statement
//                  Width of output terminal: 8
//                  Number of terminals: 4
//                  Output enable acTIve: HIGH
//                  Output value of all bits when enable not acTIve: 0
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module mux(EN ,IN0 ,IN1 ,IN2 ,IN3 ,SEL ,OUT );

input  EN ;
input  [7:0] IN0 ,IN1 ,IN2 ,IN3 ;
input  [1:0] SEL ;

output [7:0] OUT ;
reg  [7:0] OUT ;


always @(SEL  or EN  or IN0  or IN1  or IN2  or IN3 )
begin
if (EN  == 0) OUT  = {8{1'b0}};
else
case (SEL )
0 : OUT  = IN0 ;
1 : OUT  = IN1 ;
2 : OUT  = IN2 ;
3 : OUT  = IN3 ;
default : OUT  = {8{1'b0}};
endcase
end

endmodule