将数字硬件与模拟模块整合到单个芯片中

（文章来源：IT资讯网）
       与4G和3G时代一样，5G网络的建设，需要许多嵌入式无线设备的配合。在技术设施与测试平台的搭建商，通常无法用上现成的所有部件。因其对系统提出了很多的要求，例如灵活性、密度、快速发布、以及可重新配置性。好消息是，赛灵思(Xilinx)于今日推出了其下一代 Zynq Ultrascale + RF SoC，将数字硬件与模拟模块整合到了单个芯片中。

射频 SoC 是一种单芯片自适应无线电平台，在台积电 16nm 制程的加持下，Xilinx 将其硬件、可编程软件引擎、以及 RF 模拟技术，高密度地整合到了一起。在前几代产品中，系统需要依靠多个芯片，来执行以下所有任务。但现在，Xilinx 提供了一套极其简化的方案设计，集成了完全的 RF 信号链。

从 MAC 到 DSP、无线 IP、基带、调制、DSP 信令与滤波、ADC / DAC、重头的通用数字处理器、以及 DDR4 内存子系统。Xilinx 表示，RFSoC 的优势之一，在于面向无线网络的 Massive-MIMO 射频模组。该公司介绍称，在 RFSoC 的帮助下，64x64 m-MIMO 可将功耗降低一半、安装量减少75%、系统组件数量减少 89% 。

第二代产品，是基于初代快速上市方案的快速战略调整，可覆盖 5GHz 频段，以便在中日等市场尽快投入使用。第三代产品属于刷新后的设计，可覆盖 6GHz 频段，支持已授权和空白频谱，旨在实现全球范围内的 5G 部署。不过首先走出大门的，还是第二代产品。如上所述，它是面向亚洲市场的初代调节增强版，有望尽快展开 5G 频段下的测试。

Xilinx 表示，现可向特定客户提供工程样品，并将于 2019 年 6 月全面投产。第三代产品采用了类似的底层硬件(四核 A53 + 带有可编程逻辑的双核 A5 CPU)。不过还有固定功能的 ADC / DAC 升级，以及在不同时钟域上支持 6GHz 频段、增强可编程逻辑的时钟，特别是对于具有高达 14 位处理的 6GHz 的额外 DSP 要求。

Xilinx 表示，第三代产品将降低 TDD 上的功耗，扩展毫米波接口，以及完整的多频段 / 多标准支持。增强型时钟还意味着在外部时钟发生器模式下，整个设计只需要一个外部时钟发生器，而不是之前所需的最多四个。Xilinx 表示，其集成的模拟 / 数字解决方案，还有助于毫米波扩展中频的实施。传统设计的一个问题是，射频采样离散 DSP 和数字前端之间的接口，是一个给定的标准(即 JESD204)。

然而在 16x16 天线方案中，该标准接口在 320 Gb/s 时，功率消耗在 8W 左右。如果需要解析 800 MHz 的高频频谱，功耗就会大增。通过在第三代产品中整合数字、模拟组件，Xilinx 可在单芯片能完成全部接口工作，从而带来更低的功耗、以及更高速的传输。

该公司声称，Xilinx 声称，其允许一级供应商将它们的定制可编程 IP 与 RF 配套使用。二级供应商也可以使用专属的、或固定的 IP解决方案。通过该设计，Xilinx 可将 RF 市场添加到其产品组合中。据悉，第三代 RFSoC 将在 2019 下半年开始出样，并在 2020 年三季度开始量产。