ISE中的Verilog Test Fixture类型的.v文件为啥在Implementation中显示？如何修改？

不知为啥，发现用于仿真的Verilog Test Fixture类型的.v文件在ImplementaTIon中显示，看着很不舒服，但也不知道怎么改，如下图所示，红框中的TestDualRam就是一个Verilog Test Fixture类型的.v文件：

今天和一起的哥们交流了一下，得到解决方法：

在该文件（本处指TestDualRam文件）上面右击，如下图所示：

可以看到View AssociaTIon的值为“All”，点击右侧的下拉按扭，如下图所示：

可以看到共有四种值可以选择，将值设为SimulaTIon，然后OK，这时在ImplementaTIon中就不会显示该文件了。