大容量存储器集成电路测试

　　大容量存储器集成电路的测试系统是科技型中小企业技术创新基金项目,是根据大容量存储器集成电路SDRAM、DDR SDRAM和：flash RAM的发展趋势而研究开发的测试系统。方案的主要内容为测试方法和测试程序研究开发,其次是测试板、适配器及生产性测试设备的研制和设备结构制作和调试等。特点是基于大容量存储器集成电路的结构,采用全新的测试技术理论和较通用的测试设备,实现实验室精确测试和生产中大批量芯片中测及成品测试。目前对高兆位存储器电路能大批量测试的设备非常昂贵,低价的专用存储器电路测试仪又不能满足测试的可靠性和通用性要求,因此该项目将大大提高国内存储器电路的生产能力,降低产品成本,提高存储器电路的可利用率,有显著的经济效益和社会效益。

　　1 测试系统的基本原理

　　根据大容量存储器电路的技术特点,不论EEPROM、DRAM、SDRAM、FLASRAM等,都有快速块(BANK)、页(PAGE)、单个单元和连续多个单元这4种不同的读和写方式。本系统充分利用不同的读和写方式进行测试,首先以页面方式测试存储单元读和写的正确性,再以块方式测试连续写入固定数据的准确性,然后连续多个单元方式写入变化数据的稳定性,最后测试在单个单元写连续循环变化下数据的可靠性,按这样顺序运行4种不同的测试模块,能非常准确地对存储器电路的各种状态进行分析测试,对大容量存储器电路SDRAM和flash RAM的测试项目以及存储单元的可测试度为100%,系统定时精度±500 ps,完全满足SDRAM和flash的产品指标要求。本项目的技术攻关难题在于大容量存储器集成电路测试方法的创新和相应测试设备的研制,它具有5项关键技术特点。

　　1.1 采用矢量技术“V2MTM”,测试大容量存储器

　　由于存储器电路容量的不断增大,测试仿真能力的增强使测试矢量的数量大大增加,用传统的中小测试设备是无法做到的,即使一般大型的测试设备,也只寻求复杂的页面式方案进行线性测试,这是造成测试时间随着容量的增大而加长、成本增高的主要原因。采用虚拟矢量存储器测试技术可以提供高达4096个测试矢量,以满足容量100兆以上,数据速率亚纳秒的大容量存储器电路的测试要求。整个测试过程基于矢量技术,实现同时多点多电路测试,使时间和成本基本上保持不变。

　　如为128兆容量存储器电路,页面容量为32K,则该电路具有2048个页面。测试设备将提供2048个测试矢量,实现同时对2048点的测试,使测试时间比线性测试大大缩短。

　　1.2 采用变址扫描重读技术

　　扫描测试技术,主要针对存储器电路对电平比较敏感的问题而设计。扫描途径：边界存取扫描、页面存取扫描、单元存取扫描,充分利用存储器电路行列复用的结构特点,使存储器任何管脚都可作为扫描管脚而得以测性,提高了可测性和测试准确性。

　　存储器电路对电平比较敏感,会给出错误测试结果。假设A1内部开路,读写时A1将感应为高电平或低电平之一。如感应为低电平即A1=0,试图对10的单元任何读写,由于A1内部开路感应为A1=O,实际只是对OO的单元读写,表面上对10单元读写测试结果正确,实际只是OO单元读写测试结果正确,因而给出错误结果。 通过变址扫描重读技术即可解决此问题。为了提高测试速度,在边界区域选取256B或更大容量。假设对应8位地址,先对00000000单元到11111111单元写入不同的数据,如分别写入00H,01H,02H…255。读出时AO,A2,A3,A4,A5,A6,A7固定为0,改变A1地址：

　　如地址均可靠,00000000单元将写入00H,00000010单元将写入02H,00000000单元读出时DATA=http:///00H;A1变址为1,00000010单元读出时DATA=02H

　　如A1内部开路感应为低电平即A1=O,00H写入00000000单元,写00000010单元时由于A1=O,02H将写入00000000单元覆盖00H。00000000单元读出时DATA=http:///02H,A1变址为1,00000010单元读出时DATA=02H,数据相同,即可判定变址管脚A1错误。逐一变址每一地址,由读出时数据是否相同,来判定所有变址管脚的可测性和测试准确性。

　　1.3 实时数据分析技术

　　系统主机通过逻辑分析功能,能迅速将被测器件的错误分离出来并显示有关数据,也能在某个指定矢量上,在故障时停下来或保存起来,做逻辑统计分析,快速、准确地显示存储单元的状态,对测试电路作出级别分类显示,提高存储器电路的可用性。

　　对于大容量存储器电路,很难保证整个电路正确性。往往由于少部分单元的损坏而废弃整个电路。为了使电路得以充分利用,可将电路作出分级别处理。如为128兆容量存储器电路,当损坏单元部分集中在电路的高半部时,通过下拉最高位地址选中低半部,或损坏单元部分集中在电路的低半部时,通过上拉最高位地址选中高半部,即可作为64兆容量存储器电路来使用。通过调整地址结构,还可继续细分为32/1618/412兆容量的存储器电路来使用。

　　1.4 CHIP SET初始化技术和多CPU技术

　　系统的测试控制终端的设计采用CHIP GROUP(芯片组合)技术,具有一个主CPU(上位机)和多个测试CPU(下位机),系统软件对控制终端进行初始化设计,根据存储器电路的测试特定,开发设计了新的BIOS系统程序,包括设计全局变量描述符GDT的结构、局部变量描述符IDT的结构、全局变量描述符表GDT-TABLE向量、代码段CODE-DES向量、数据段DATA-DES向量、存储选择MEMORY-SEL向量、测试段TEST-DES向量,定义全局变量描述符寄存器GDT-R、局部变量描述符寄存器IDT-R等。这样,对控制终端的BIOS进行重新设计,使终端直接对待测存储器进行测试。而测试的容量由软件控制,针对不同芯片源和不同容量,具有多种选择。测试时只需设定要测试的存储器的类别、容量、测试开始矢量及结束矢量,就可以使测试系统按要求对存储器进行自定测试。通过对CHIPSET的初始化,定义了各种内参数、变量和向量,令主CPU只执行对各个测试CPU的管理和测试结果的数据逻辑分析,以满足存储器电路测试的要求。

　　1.5 测试程序模块化技术

　　系统采用四种不同的测试程序模块对存储器电路进行测试,以不同的读写方式测试存储单元的准确性和可靠性。

　　(1)Page-WR-RD读功能模块,测试存储器电路读写的正确性。

　　(2)FAST-WR-RD功能模块,测试存储器电路连续写入固定数据的准确性。

　　(3)MODIFY-WR-RD模块,测试存储器电路在连续写变化的数据时的准确性。

　　(4)MOVE-WR-RD功能模块,测试存储器电路在快速写连续循环变化的数据的准确性。

　　存储器电路测试系统采用计算机作为控制终端,采用虚拟矢量技术、变址扫描技术,实时数据分析技术,CHIP SET技术和设计计算机CHIP SET的初始化配置,时序控制技术,开发测试存储器电路应用程序,并配备相应的机械手和探针台接口,实现大容量存储器电路的测试。