如何在设计阶段考虑降低XILINX的功耗

如何在设计阶段考虑降低XILINX的功耗
最近Xilinx发布了不少关于使用serdes,ISERDES/OSERDES等基元设计一些很具创意性的接口。
如XAPP1071 - ConnecTIng Virtex-6 FPGAs to ADCs with Serial LVDS Interfaces and DACs with Parallel LVDS Interfaces。
XAPP486 - 7:1 SerializaTIon in Spartan-3E/3A FPGAs at Speeds Up to 666 Mbps
XAPP485 - 1:7 DeserializaTIon in Spartan-3E/3A FPGAs at Speeds Up to 666 Mbps

根据此我想到了我们在设计前期时都是要进行功耗评估的工作，我们如果经常使用Xilinx Xpower Analyzer进行这方面的工作就会发现在FPGA内部
功耗耗用情况。

进入Xilinx Xpower Analyzer界面，打开一个工程后，选中和阅读Summary那栏时，软件会列出诸如
Clock、Logic、Signals、IO、BRAMs、DCMs、DSPs等资源功耗分类信息。
按照我平时的工作经验，功耗最大的一般是IO(有时得到的估计值多达1W以上),它是第高层次的功耗。第二个层次是BRAM、DCM、DSP48（在该层次中，按由大到小排列）。
现在无线通信系统中IO的数据速率越来越高，信息与外界接口电路吞吐率也变的比较大。
因此考虑使用ISERDES/OSERDES等基元进行设计，在一些功耗要求比较苛刻的应用场景，这种应用很有前景。