Spartan-3的FPGA与DDR2 SDRAM的接口实现_技术

概述：本应用文档描述了赛灵思斯巴达3系列FPGA与DDR2 SDRAM的接口实现。本文档提供了DDR2 SDRAM的简述，然后一个存储器接口实现的详细描述。

DDR2 设备概述：DDR2 SDRAM接口是源同步、支持双速率传输。比如DDR SDRAM ,使用SSTL 1.8V/IO电气标准，该电气标准具有较低的功耗。与TSOP比起来，DDR2 SDRAM的FBGA封装尺寸小得多。通过时钟上升下降沿的数据集采集，DDR2 SDRAM可以获得高速传输。存储器使用控制器的差分时钟。在每个时钟的上升沿寄存命令信号，双向数据选通信号DQS与数据信号一同传输。在读阶段，DQS由DDR2 SDRAM 设备产生，并且与数据信号边缘对齐；在写阶段，DQS由控制器产生，并且与数据信号中心对齐。对DDR2 SDRAM的读写 *** 作都是突发模式。 *** 作是由激活命令后紧跟一读写命令组成的。

接口模式：

DDR2 SDRAM 控制器模块：

控制器：

控制器支持4或者8字节长度的突发传输，三个CAS延时。控制器在加载命令时初始化EMR2、EMR3寄存器并产生差分数据选通信号。控制器接受用户命令，对用户命令译码并产生读、写和刷新命令。控制器同时产生其他模块的接口信号。

数据路径：数据路径模块负责与存储器进行数据的发送和接收。主要功能包括：

# 写数据到存储器

#从存储器读数据

#将存储器时钟域数据转到FPGA时钟域

写数据和选通信号由FPGA扇出，选通信号与数据信号中心对齐。对于DDR2 SDRAM存储器来说，选通信号是非自由运行。为了满足这些要求，使用FPGA主时钟移相90和270度将写数据扇出。存储器读数据和源同步时钟边缘对齐。

读数据捕获：

在读数据阶段，DDR2设备发送DQS选通信号和数据信号到FPGA。DQS与数据DQ边缘对齐。数据在每个时钟边缘更新，在FPGA逻辑中，使用DQS延时信号去捕获数据DQ信号。在FPGA中不使用IOB寄存数据而是用基于LUT的双端口专用RAM用于数据捕获。这是最简单的数据捕获模式，不需要在系统时钟域进行二次采集。LUT RAM配置为成FIFO对，每个数据都被写入到两个FIFO。如图3。这些16比特深度的FIFO是异步 *** 作且与读写端口独立。