为什么说7nm工艺对半导体来说是个大挑战

　　7纳米制程节点将是半导体厂推进摩尔定律（Moore’s Law）的下一重要关卡。半导体进入7纳米节点后，前段与后段制程皆将面临更严峻的挑战，半导体厂已加紧研发新的元件设计架构，以及金属导线等材料，期兼顾尺寸、功耗及运算效能表现。

　　台积电预告2017年第二季10纳米芯片将会量产，7纳米制程的量产时间点则将落在2018年上半。反观英特尔（Intel），其10纳米制程量产时间确定将延后到2017下半年。但英特尔高层强调，7纳米制程才是决胜关键，因为7纳米的制程技术与材料将会有重大改变。

　　［@B］元件设计/新材料整合难度飙高　半导体决战关键7纳米［@C］

　　比较双方未来的制程蓝图时间表，台积电几乎确认将于10纳米制程节点时超越英特尔。但英特尔财务长Stacy Smith在2016年Morgan Stanley技术会议上强调，7纳米制程才是彼此决胜的关键点，并强调7纳米的制程技术与材料与过去相比，将会有重大突破。

　　过去，在90纳米制程开发时，就有不少声音传出半导体制程发展将碰触到物理极限，难以继续发展下去，如今也已顺利地走到10纳米，更甚至到7或是5纳米制程节点，以过去的我们而言的确是难以想像。

　　英特尔在技术会议上的这一番谈话，引起我们对未来科技无限想像的空间，到底英特尔将会引进什么样的革新技术？以及未来在制程发展上可能会遭遇到什么样的挑战？本文将会试着从半导体制程的前段（元件部分）、后段（金属导线）以及市场规模等因素来探讨先进制程未来可能面临的挑战，以及对应的解决办法。

　　闸极设计走向全包覆结构

　　半导体前段制程的挑战，不外乎是不断微缩闸极线宽，在固定的单位面积之下增加电晶体数目。不过，随着闸极线宽缩小，氧化层厚度跟着缩减，导致绝缘效果降低，使得漏电流成为令业界困扰不已的副作用。半导体制造业者在28纳米制程节点导入的高介电常数金属闸极（High-k Metal Gate， HKMG），即是利用高介电常数材料来增加电容值，以达到降低漏电流的目的。其关系函式如下：

　　

　　根据这样的理论，增加绝缘层的表面积亦是一种改善漏电流现象的方法。鳍式场效电晶体（Fin Field Effect Transistor， FinFET）即是藉由增加绝缘层的表面积来增加电容值，降低漏电流以达到降低功耗的目的，如图1所示。

　　

　　图1　传统平面式（左）与鳍式场效电晶体（右） 图片来源：IDF， Intel Development Forum（2011）

　　图2为未来电晶体科技发展蓝图与挑战。鳍式场效电晶体为三面控制，在5或是3纳米制程中，为了再增加绝缘层面积，全包覆式闸极（Gate All Around， GAA）将亦是发展的选项之一。但结构体越复杂，将会增加蚀刻、化学机械研磨与原子层沉积等制程的难度，缺陷检测（Defect InspecTIon）亦会面临到挑战，能否符合量产的条件与利益将会是未来发展的目标。

　　

　　图2　未来电晶体科技发展蓝图与挑战 图片来源：Applied Materials（2013）

　　III-V族、矽锗材料呼声高　然物理挑战艰巨

　　改变通道材料亦是增加IC运算效能与降低功耗的选项之一，电晶体的工作原理为在闸极施予一固定电压，使通道形成，电流即可通过。在数位电路中，藉由电流通过与否，便可代表逻辑的1或0。

　　过去通道的材料主要为矽，然而矽的电子迁移率（Electron Mobility）已不符需求，为了进一步提升运算速度，寻找新的通道材料已刻不容缓。一般认为，从10纳米以后，III-V族或是矽锗（SiGe）等高电子（电洞）迁移率的材料将开始陆续登上先进制程的舞台。

　　图2清楚指出10纳米与7纳米将会使用SiGe作为通道材料。锗的电子迁移率为矽的2∼4倍，电洞迁移率（Hole Mobility）则为6倍，这是锗受到青睐的主要原因，IBM（现已并入Global Foundries）在矽锗制程上的着墨与研究甚多。

　　III-V族的电子迁移率则更胜锗一筹，约为矽的10∼30倍，但美中不足的是III-V族的电洞迁移率相当的低。从图2可看出，n型通道将会选择III-V族作为使用材料，并结合锗作为p型通道，以提高运算速度。

　　但要将SiGe或是III-V族应用在现行的CMOS制程仍有相当多的挑战，例如非矽通道材料要如何在不同的热膨胀系数、晶格常数与晶型等情况下，完美地在大面积矽基板上均匀植入，即是一个不小的挑战。此外，III-V族与锗材料的能隙（Bandgap）较窄，于较高电场时容易有穿隧效应出现，在越小型元件的闸极中，更容易有漏电流的产生，亦是另一个待解的课题。

　　［@B］后段制程面临微影、材料双重挑战 ［@C］ 后段制程面临微影、材料双重挑战

　　0.13微米之前是使用铝作为导线的材料，但IBM在此技术节点时，导入了划时代的铜制程技术，金属导线的电阻率因此大大地下降（表1），讯号传输的速度与功耗将因此有长足的进步。

　　

　　为何不在一开始就选择铜作为导线的材料？原因是铜离子的扩散系数高，容易钻入介电或是矽材料中，导致IC的电性飘移以及制程腔体遭到污染，难以控制。IBM研发出双镶崁法（Dual Damascene），先蚀刻出金属导线所需之沟槽与洞（Trench & Via），并沉积一层薄的阻挡层（Barrier）与衬垫层（Liner），之后再将铜回填，防止铜离子扩散。与过去的直接对铝金属进行蚀刻是完全相反的流程。双镶崁法如图3所示。

　　

　　图3　双镶崁法制程示意图

　　随着线宽的微缩，对于黄光微影与蚀刻的挑战当然不在话下，曝光显影的线宽一致性（Uniformity），光阻材料（Photo Resist， PR）的选择，都将会影响到后续蚀刻的结果。蚀刻后导线的线边缘粗糙度（Line Edge Roughness， LER），与导线蚀刻的临界尺寸（CriTIcal Dimension， CD）与其整片晶圆一致性等最基本的要求，都是不小的挑战。

　　后段制程另外一个主要的挑战则是前文所提到铜离子扩散。目前阻挡层的主要材料是氮化钽（TaN），并在阻挡层之上再沉积衬垫层，作为铜与阻挡层之间的黏着层（Adhesion Layer），一般来说是使用钽（Ta）。

　　然而，钽沉积的覆盖均匀性不佳，容易造成导线沟槽的堵塞，20纳米节点以前因导线的深宽比（Aspect RaTIo， AR）较低而尚可接受，但随着制程的演进，导线线宽缩小导致深宽比越来越高，钽沉积的不均匀所造成的缩口将会被严重突显出来，后端导致铜电镀出现困难，容易产生孔洞（Void）现象，在可靠度测试（Reliability Test）时容易失败。另外，钽的不均匀性容易造成沟槽填充材料大部份是钽而不是铜，由于钽金属导线的阻值将会大幅上升，抵销原先铜导线所带来的好处，其示意如图4所示。

　　

　　图4　金属导线制程发展蓝图

　　前文提到衬垫层必需具有低电阻率、良好的覆盖均匀性、是铜的良好黏着层等重要特性，钽在20纳米节点以下已无法符合制程的需求，找出新的材料已经刻不容缓。

　　钴（Cobalt， Co）与钌（Ruthenium， Ru）是目前最被看好的候选材料。钴是相当不错的衬垫层，具有比钽更低的电阻率，对铜而言是亦是不错的黏着层，且在电镀铜时具有连续性，不容易造成孔洞现象出现。但钴衬垫层也有其不理想之处，主要是因为铜的腐蚀电位高于钴，因此在铜、钴的接触面上，容易造成钴的腐蚀，此现象称为电流腐蚀（Galvanic Corrosion），亦称为伽凡尼腐蚀。

　　解决电流腐蚀的问题必须从化学机械研磨（Chemical Mechanical Polish， CMP）的与后清洗（Post CMP Clean）着手，使用特殊的化学原料改变铜与钴之间的腐蚀电位，以降低或消除腐蚀现象。目前预估钴衬垫层将可延伸到10纳米制程节点。

　　接着在7纳米，阻挡层与衬垫层的候选材料将有可能是钌，铜可以直接在钌上电镀，并有效阻挡铜离子对介电层的扩散，如图5所示。

　　

　　图5　钌阻挡层材料示意图 图片来源：IITC（2012）

　　不过，钌跟钴在与铜接触时，一样都会有电流腐蚀问题，只是钌的情况与钴恰巧相反，钌的腐蚀电位高于铜，因此铜金属将会被腐蚀。另外，钌的硬度相当高，且化学性质稳定，不容易与其它化学成份反应，只有使用类似像过碘酸钾（KIO4）这种强氧化剂（过去是使用双氧水作为氧化剂）才可使其氧化，以提高研磨率（大约100∼150A/min）。钌的物理与化学特性，为化学机械研磨制程带来不小的挑战，目前业界还在寻找适当的解决办法。