所谓的后摩尔定律时代，IC业者面临什么挑战？

如今已近九旬高龄的英特尔（Intel）共同创办人Gordon Moore在1965年发表了一篇文章，提出了IC上晶体管数量会在接下来十年依循每年增加一倍的规律发展，其后这个理论根据数次演变，成为全球半导体产业界奉为圭臬的「摩尔定律」（Moore’s Law），伴随IC市场经历半世纪的蓬勃发展，催生无数让大众日常生活更加便利、更丰富多彩的科技。

2015年，摩尔定律欢庆50周年，Moore本人在接受IEEE期刊《Spectrum》专访时表示，其实他在发表那篇文章的时候只是分享一个趋势观察，因为当时IC技术正在改变整个电子产业的经济模式、却未被普遍承认；而他完全没有想到那样的一个理论居然被记得那么久，甚至被称为驱动产业发展的「定律」。

不过摩尔定律毕竟不是以严谨科学程序所定义的真正「定律」，Moore自己也说，那只是一种观察与推测；许多人预测摩尔定律将在2015至2020年失效，而在2012年左右，摩尔定律开始出现速度趋缓的明显迹象，当年全球半导体产业营收暨2011年仅2.1%的成长之后不升反降，出现了2.6%的负成长，接下来几年的营收表现也一片低迷，不但不复以往动辄两位数字的成长表现，在2015年还再度出现了2.3%的负成长。

半导体厂商们发现，要维持摩尔定律继续推进的成本变得越来越庞大，制程微缩不再跟随着晶体管单位成本跟着降低的效应，产业界从32/28纳米节点迈进22/20纳米制程节点时，首度遭遇了成本上升的情况；业界专家们将原因指向了迟迟未能「上台面」的极紫外光（EUV）微影技术，就因为该新一代微影技术仍未能顺利诞生，使得22纳米以下的IC仍得透过多重图形（mulTI-patterning）方法来实现，这意味着复杂的设计流程、高风险，以及高昂的成本。

市场研究机构InternaTIonal Business Strategies （IBS）的资深半导体产业分析师Handel Jones估计，当半导体制程走向5纳米节点，IC设计成本将会是目前已经非常高昂之14/16纳米制程设计成本的三倍（图1），因此设计业者「需要有非常大量的销售额才能回收投资。」

图1：IC设计成本越来越高 （来源：InternaTIonal Business Strategies）

摩尔定律究竟还能走多远？一旦摩尔定律正式走入历史，半导体产业该如何继续向前迈进？而在所谓的「后摩尔定律时代」，IC业者面临的挑战是什么？又该如何因应？

EUV微影何时救场？

在一场1月初于美国加州举行、由国际半导体产业协会（SEMI）主办的年度产业策略高峰会（Industry Strategy Symposium，ISS）上，来自半导体产业界的专家指出，如果EUV技术在2020年顺利问世，半导体技术演进还能持续到2025年。

产业顾问机构IC Knowledge总裁Scotten Jones在该场高峰会上表示：「我不认为摩尔定律已死，从事深度技术研发的人也不认为；」他指出，大厂英特尔（Intel）与Globalfoundries都透露半导体制程在后14纳米（post-14nm）节点能达到成本节省，「我相信我们有方法制造出让成本降低的新一代晶体管。」

Jones预测5纳米节点将在2019年开始在某些制程步骤采用EUV技术，或许仍得采用某种形式的FinFET晶体管；至于再往下到3.5纳米节点，将会进展至采用水平纳米线（horizontal nanowire），而该节点应该会是经典半导体制程微缩的终点；其后2.5纳米节点堆栈n型与p型纳米线，可望在2025年将晶体管密度增加60~70%。

对于EUV究竟何时能正式「上阵」，市场研究机构Semiconductor Advisors的分析师Robert Maire认为：「EUV微影真正开始量产应该是会在2020年；」他指出，台积电（TSMC）已经宣布了将在5纳米节点采用EUV微影的计划；而英特尔则可能会在7纳米采用EUV微影，与台积电的5纳米节点量产时程相当，时程预计是在2019年。

图2：各家半导体大厂先进制程节点量产时程 （来源：ISS、各家公司）

而Globalfoundries技术长Gary Patton在2016年10月来台与本地媒体分享该公司最新技术与策略方向时则表示，他预期EUV微影技术要到2019年才会迈入成熟，而Globalfoundries在该时间点之前就会量产的7纳米制程应该不会采用该技术。

目前在市场上只有来自荷兰的设备业者ASML能供应EUV微影系统，是该公司投入了三十年时间与庞大研发成本的成果，而该公司甚至获得了英特尔、台积电与三星（Samsung）等半导体大厂的联合投资，这些股东们的首要目标就是加速EUV技术的实现。ASML发言人表示：「我们预期EUV微影将在个位数纳米制程节点被应用于内存中的两个或更多层；而在最先进的逻辑制程节点（7或5纳米），则被应用于6~9层。」

ASML的第一代（采用0.33NA光学镜片、实现约13纳米的线宽） EUV微影设备NXE:3400B将在今年正式出货，预期吞吐量可达每小时125片晶圆、微影迭对（overlays）误差容许度在3纳米以内；该公司表示已有4家逻辑芯片制造商、2家内存芯片制造商表示将在2018年左右采用第一代EUV系统进行量产。

图3：ASML的EUV微影设备发展蓝图 （来源：ASML）

采用今日的浸润式微影设备需要以多重光罩才能实现的电路图形，若采用0.33NA的EUV系统预期只需要单一光罩步骤就可完成；不过半导体制程若再继续往更细微节点迈进，就算采用EUV设备也可能需要多重图形步骤。

为此ASML于去年11月就宣布以11亿美元收购光学大厂蔡司（Carl Zeiss）的24.9%股份，双方将连手研发数值孔径（numerical aperture，NA）高于0.5的版本，不过此第二代EUV微影要到2024年以后才会量产，将能实现约8纳米的线宽，预期产量为每小时185片晶圆产量、迭对误差容许度小于2纳米。

ASML技术长MarTIn van den Brink在发表上述合作案时的新闻声明中指出，新一代（0.5NA）系统将「可在次3纳米节点为芯片制造商避免复杂且昂贵的0.3NA系统多重图形步骤，以单次曝光支持高生产力，并可降低单位成本。」

不过市场研究机构VLSI Research总裁Risto Puhakka表示，产业界人士仍广泛预期，在第二代EUV系统于2024年左右问世以前，恐怕还是得使用第一代0.33NA微影系统进行多重图形。「只是需要几重图形、以及会需要多久时间？」他也指出，以往ASML不曾直接投资供应链上的任何厂商，而且是以大手笔收购高比例股份，显见要打造更新一代EUV系统是高风险任务，而且ASML势在必得。

看来如果一切顺利，2018年就能看到第一批采用EUV微影设备量产的先进制程节点IC；但机台尺寸几乎等同一间小房间的EUV，一台要价超过1亿美元（至少31亿台币），这意味着除非是财力够雄厚的半导体厂商，很难负担此尖端技术的投资。

而千呼万唤始出来的EUV微影设备就算真的在2018年之后顺利上线量产，在终端应用市场如PC、智能型手机等成长停滞、缺乏大量需求的趋势下，采用该设备之先进制程初期成本与风险势必仍然偏高，IC业者如果想只靠EUV来维持摩尔定律「制程越微缩、晶体管单位成本越低」的理论，恐怕并不容易。

所以，除了「传统」的半导体制程微缩，IC厂商们还有什么别的方法能维持利润？