半导体FD-SOI制程的决胜点在14nm！

　　产业资深顾问Handel Jones认为，半导体业者应该尽速转移14纳米FD-SOI （depleted silicon-on-insulator）制程，利用该技术的众多优势…

　　半导体与电子产业正努力适应制程节点微缩至28纳米以下之后的闸成本（gate cost）上扬;如下图所示，在制程微缩同时，每单位面积的逻辑闸或电晶体数量持续增加，其速率高于晶圆片成本增加的速率。在另一方面，当制程特征尺寸缩 减时，晶片系统性与参数性良率会降低，带来较高的闸成本。

　　在理想环境下，每单位面积良率（yield per unit area）会与特征尺寸的缩减一致，因而带来闸成本的下降;不过现实情况并非如此，因为越来越多的叠对（overlay）等等因素会影响良率。当制程特征 尺寸缩小，也会带来性能提升以及整体功耗的降低，但代价是更高的闸成本。

　　制程节点转移至5纳米，需要采用深紫外光（EUV）微影技 术;EU虽然可以减少多重图形（mulTIple patterning）步骤以及叠对问题导致的良率损失，晶圆处理成本将会提升，因此导致闸成本跟着提高。半导体产业可以采用现有的技术蓝图尝试提高系统 与参数良率，或者是评估其他的技术选项。

　　180纳米（0.18微米）晶圆代工市场的需求量仍然很高，而28纳米的12寸晶圆产量在接下来10~15年将超过150K WPM;因此，新一代的制程技术选项可以拥有约20~30年的生命周期。

　　除了FinFET之外的技术选项是FD-SOI，对该技术功能的分析显示，其性能与功耗等同于甚至超越FinFET;虽然FinFET结构能为数位设计提供优势，但在高频以及类比混合讯号设计方面，FinFET架构却有成本与技术上的劣势。

　　相 较于其他制程技术选项，物联网（IoT）与Wi-Fi组合晶片等应用，能以FD-SOI达到最佳实现。下表是以16/14纳米FinFET与14纳米 FD-SOI晶圆制造成本的比较;分析显示，14纳米FD-SOI晶圆成本比16/14纳米FinFET低了7.3%，最重要的原因是前者光罩步骤数较 少，因此也缩短了晶圆厂生产FD-SOI晶圆的周期。

　　虽 然晶圆成本很重要，对使用者来说还有一个更重要的因素是闸成本;这些成本的比较如下表所示。闸成本是基于晶圆成本、晶片尺寸、产品良率的组合，假设 FinFET与FD-SOI两种制程技术生产的晶片尺寸相当，14纳米FD-SOI的闸成本比16/14纳米FinFET低了16.6%，而晶圆厂指标 （wafer fab metrics）也相当。这显示了FD-SOI颇具竞争力的优势。

　　此外FinFET制程与FD-SOI制程产品的性能也差不多，FD-SOI的功耗则因为使用反偏压（back biasing）与阈值电压（threshold voltage）而低于FinFET;反偏压是在FD-SOI环境中达成性能与功耗权衡的关键因素。

　　FD-SOI可望微缩至7纳米节点

　　ARM 发表过一篇分析报告，指出Globalfoundries的22纳米FD-SOI技术，能让很多设计在性能与功耗方面与14LPP制程媲美;而期望14奈 米FD-SOI能拥有更低的成本，并有效因应许多正尝试以10纳米或7纳米FinFET制程实现之设计的性能与功耗问题。

　　此外，法国研究机构CEA-LeTI已经分析过了将FD-SOI制程微缩至7纳米的潜力，其结果如下图所示;能微缩至7纳米，意味着FD-SOI可以拥有超过30年的生命周期，特别是针对物联网以及其他低功耗混合讯号设计。

　　Globalfoundries 已经建立了22纳米FD-SOI晶圆产能，并证实在数位、混合讯号与RF功能性方面表现优异;三星电子（Samsung Electronics）建立了28纳米FD-SOI产能，采用该制程实作的设计数量正快速增加;意法半导体（STMicroelectronics）也 有28纳米FD-SOI产能，而且是第一家能显示该制程超越28纳米高介电金属闸极（HKMG）块状CMOS制程的竞争力。

　　对于14纳米FinFET技术的采用者来说，转移至14纳米FD-SOI制程可取得明显的好处;制程转移成本应该不高，因为后段制程（BEOL）可以是相同的。虽然新的程式库与IP还需要开发以及认证，14纳米FD-SOI制程的生命周期应该有20~30年。

　　FD- SOI是FinFET与三闸极电晶体架构（Tri-Gate）的互补技术;对半导体产业来说很重要的是，最佳技术应该是针对关键应用，而非让晶圆供应商聚 焦于最大化FinFET结构的财务优势。在法国南部以非常少量专业技术崛起的FD-SOI，现在已是具备全球市场能见度的高利润技术，半导体业者应该考虑 快速转移至该制程以体验其优势。