科学家探索具有超低介电常数和极高传热性能的半导体新材料

近年来，摩尔定律的发展方向似乎遇到了一些瓶颈。按照此前的预期，集成电路的晶体管数量有望每隔一段时间翻番。但现实是，随着制程的不断演进，热管理已成为了芯片突破的一个重要挑战。 好消息是，弗吉尼亚大学工程学院和西北大学的研究人员们，刚刚打造了一种基于新型聚合物的电路绝缘材料，特点是能够在较小的空间内达成更高的功率。

COF-5 介电层阻抗测量（图自：Nature Materials）

据悉，由弗吉尼亚大学机械与航空工程学系教授 Patrick E. Hopkins 和西北大学化学系教授 Will Dichtel 带领的这支多学科研究小组，正在发明一种有望随着尺寸的不断缩小而保持芯片不发高烧的新型材料。

在今日发表于《自然材料》期刊的一篇文章中，他们隆重介绍了一种将电串扰做到最小化的电绝缘材料，且其具有超低的介电常数（ultra-low-k）。

该材料能够通过控制电流以消除信号串扰，使得电子产品能够进一步突破当前的性能极限。理想情况下，它还能够将电流引起的有害热量从电路中带走。

随着芯片制程不断变小和晶体管密度的不断提升，发热造成的困扰也在成倍增长。为此，Patrick E. Hopkins 教授决定寻找一种超低介电常数的新材料。

尽管此前已经相关领域 探索 了很长一段时间，但除非通过机械工程、化学、材料科学、电气工程等多学科的集思广益，这个目标还是很难单独达成的。

SCITechDaily 指出，Patrick E. Hopkins 教授是该校多功能材料集成计划的领导者之一，并且汇聚了来自多个工程学科的研究人员，以配制出这种具有优异特性的新材料。

研究一作 Ashutosh Giri 表示，化学团队意识到了材料的热特性，接着从更多的维度去 探索 ，而机械与材料团队可以从分子工程水平上去作深入了解。

Will Dichtel 教授补充道，他们正在打造只有一个原子那么厚（简称 2D）的聚合物薄板，并通过在特定的体系结构中对其进行分层，以控制它们的性能。

通过改进生产高质量 2D 聚合物薄膜的方法，研究团队正在积极应用这种新型材料，以满足在致密芯片上让晶体管规模更加密集的小型化要求。

展望未来，这项技术有望在半导体（芯片制造）行业发挥巨大的潜力，因其不仅具有超低介电常数、又具有超高的传热性能。

感兴趣的朋友，可移步至《Nature Materials》查看全文，原标题为《Thermally conductive ultra-low -k dielectric layers based on two-dimensional covalent organic frameworks》。

介电常数是相对介电常数与真空中绝对介电常数乘积。那么你对介电常数了解多少呢?以下是由我整理关于什么是介电常数的内容，希望大家喜欢!

介电常数的介绍

介质在外加电场时会产生感应电荷而削弱电场，原外加电场(真空中)与介质中电场的比值即为相对介电常数(relative permittivity或dielectric constant)，又称诱电率，与频率相关。介电常数是相对介电常数与真空中绝对介电常数乘积。如果有高介电常数的材料放在电场中，电场的强度会在电介质内有可观的下降。理想导体的相对介电常数虽然为无穷大，但是由于无穷大的电导率导致趋肤深度为零，所以内部场强总为零形成电磁屏蔽。

介电常数(又称电容率)，以ε表示，ε=εr*ε0，ε0为真空绝对介电常数，ε0=8.85*10^(-12)F/m。需要强调的是，一种材料的介电常数值与测试的频率密切相关。

一个电容板中充入介电常数为ε的物质后电容变大εr倍。电介质有使空间比起实际尺寸变得更大或更小的属性。例如，当一个电介质材料放在两个电荷之间，它会减少作用在它们之间的力，就像它们被移远了一样。

当电磁波穿过电介质，波的速度被减小，有更短的波长。

根据物质的介电常数可以判别高分子材料的极性大小。通常，相对介电常数大于3.6的物质为极性物质相对介电常数在2.8~3.6范围内的物质为弱极性物质相对介电常数小于2.8为非极性物质。

介电常数的测量 方法

相对介电常数εr可以用静电场用如下方式测量：首先在两块极板之间为真空的时候测试电容器的电容C0。然后，用同样的电容极板间距离但在极板间加入电介质后测得电容Cx。然后相对介电常数可以用下式计算

εr=Cx/C0

在标准大气压下，不含二氧化碳的干燥空气的相对电容率εr=1.00053.因此，用这种电极构形在空气中的电容Ca来代替C0来测量相对电容率εr时，也有足够的准确度。(参考GB/T 1409-2006)

对于时变电磁场，物质的介电常数和频率相关，通常称为介电系数。

介电常数的应用

近十年来，半导体工业界对低介电常数材料的研究日益增多，材料的种类也五花八门。然而这些低介电常数材料能够在集成电路生产工艺中应用的速度却远没有人们想象的那么快。其主要原因是许多低介电常数材料并不能满足集成电路工艺应用的要求。图2是不同时期半导体工业界预计低介电常数材料在集成电路工艺中应用的前景预测。

早在1997年，人们就认为在2003年，集成电路工艺中将使用的绝缘材料的介电常数(k值)将达到1.5。然而随着时间的推移，这种乐观的估计被不断更新。到2003年，国际半导体技术规划(ITRS 2003)给出低介电常数材料在集成电路未来几年的应用，其介电常数范围已经变成2.7~3.1。

造成人们的预计与现实如此大差异的原因是，在集成电路工艺中，低介电常数材料必须满足诸多条件，例如：足够的机械强度(MECHANICAL strength)以支撑多层连线的架构、高杨氏系数(Young's modulus)、高击穿电压(breakdown voltage>4MV/cm)、低漏电(leakage current<10-9 at 1MV/cm)、高热稳定性(thermal stability >450oC)、良好的粘合强度(adhesion strength)、低吸水性(low moisture uptake)、低薄膜应力(low film stress)、高平坦化能力(planarization)、低热涨系数(coefficient of thermal expansion)以及与化学机械抛光工艺的兼容性(compatibility with CMP process)等等。能够满足上述特性的完美的低介电常数材料并不容易获得。例如，薄膜的介电常数与热传导系数往往就呈反比关系。因此，低介电常数材料本身的特性就直接影响到工艺集成的难易度。

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