【摘要】 本文结合某单板（下文中统一称M单板）FPGA调试过程中发现地d噪声造成某重要时钟信号劣化从而导致单板业务丢包的故障，来谈下如何最大程度地降低地d噪声对单板信号完整性影响。 一、故障现象 M单

为了对地d进行有效的预测，需要知道4个要素：逻辑器件的10~90%转换时间，负载电容或电阻，引脚电感和转换电压。对于一个阻性负载R，可以用式：得到的电流变化率以及由式：定义的电感来计算地d的幅值：对

图2.17说明了地d的情形。设想一个TTL D型八触发器，由单一时钟输入，驱动一组32个存储器的芯片组，以每条输入线5PF计算，每条地址线的负载为160PF。假设进入D触发器输入点的数据建立时间较长而

让我们通过一个具体例子来看看地d脉冲到底会有多大。例：地d的测量为了这一测量我们将使用一个四触发器，通过配置，使它输出中的3个处于触发状态，而第4个输出固定保持为零。我们可以使3个有交输出中的任何