vivado的综合与实现策略怎样设置？

1）选项都在XDC和TCL中，要你手动增加，建议项目相关的放在TCL中，FPGA相关的放在XDC中，和ISE差别拆渗拆有点大，但速度杠杠的，ISE（多核不行，而且结果不稳定）要3个小时的vivado就40分钟搞定，最多8核，飞一般的感觉，服务器配置不能太低。2）我对旅枣chipscope持保留态度，testbench是王道，部分信号上示喊樱波器，尤其是相位调整。3）我对HLS持保留态度。4）算法还是一步一步自己verilog写出来，C+MATLAB做理论，verilog来实现，弯道超车现在不现实，再等若干年，说不定哪天就好用了。以上是个人看法

1. 综合有很多约束可以用：KEEP，DONT_TOUCH，MARK_DEBUG。这些都能帮助你实现自己的需求，具体情况具体分析。 综合和实现的各阶段都有-directive命令可以让粗差你尝试各种策略。 2.看一下UG908。 3. HLS生成的IP只能给Vivado用，你可以在ISE工程中导入HLS生成的源代码。 4. 一裂凳灶般一个季度出一个新版本。建议在Xilinx主页下载一个Document Navigator，将Vivado的User Guide阅读一下。有问题时再到相应文肆扮档中搜索相关的使用办法。

题主是否想询问“vivado如何关闭自激好动优化“？系统设置。

1、首先打开vivado系统，输入系统管理身份账号和密码。

2、其次搏铅拍点击右键vivado系统，点基羡击设置。

3、最后下拉到第五行，选择关闭自动优化服务。

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