如何使用vivado isim仿真

使用vivado isim仿真的方法和过程如下：

1) 测试平台建立；

a) 在工程管理区点击鼠标右键，d出菜单选择New Source，d出界面； b) 输入文件名，选择Verilog Test Fixture，打钩add to project，单击NEXT；

c) 选择要仿真的文件，点击NEXT；

d) 点击“FINISH”，就生成一个Verilog测试模块。

ISE能自动生成测试平台的完整构架，包括所需信号、端口声明以及模块调用的实现。所需要完成的工作就是initial….end模块中的“//Add stimulus here”后面添加测试向量生成代码。

这里给出示例测试代码，将其添加于//Add stimulus here处

#100

SW = 7

#100

SW = 11

#100

SW = 13

#100

SW = 14

2) 测试平台建立后，在工程管理区将状态设置为“Simulation”；选择要仿真的文件名，

过程管理区就会显示“Isim simlator”；闷悄

3) 下拉“Isim simlator”，选择“Simulate Behavioral Model”，单击鼠标右键，现在“Process Properties”可修改仿真远行时间等。

4) 修改后，直接双击“Isim simlator”中的“Simulate Behavioral Model”进行仿真。

检查仿真结果是否达到预期设计目标。

Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境——Vivado设计套件蚂仔渣包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型戚袭和通用调试环境基础上。

因为散升你没有编译岩告glbl.v文件。需要在仿真脚本文件里添加粗掘明vlog

d:/ise14.5/setup/14.5/ise_ds/ise/verilog/src/glbl.v。路径换成你自己的路径

第一步：用modelsim编译xilinx的库，皮态高并添加；

第二步：打开ISE，edit——>preference，在第三方仿真工具里添加你安装modelsim的目录；

第三步：打开你要仿真的ISE工程，在“source”窗口上面有一个下拉菜单，菜单有“behavioral simulation”以及“post synthesis simulation”等，选最后一个

第四步：现在在source窗口，你应该能够看燃尺到你写的测试激励文件；单击选中该闭圆文件，在process的窗口应该能看到modelsim的图标及仿真选项

第五步：双击process窗口的modesim图标，即开始调用modelsim进行仿真！

手头这台电脑没装ISE，凭记忆写了这么多，希望能有帮助；

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