lattice 怎么调用pll

1、先建立一个pll_top.v

的顶层文件

2、新建pll的IP核

3、列化输入名称如

pll pll(

.CLK(), //输入的时钟信号

.CLKOP(clk_148), //输出主时钟

.CLKOS(),//输出时钟

.CLKOK(),//输出时钟

.LOCK()

)

然后用wire 的变量（如clk_148）把输出时钟后面名称映射到需要的列化中即可，此方法为多个.V文件时，放在top文件中的pll。

VM只是一个下载子程序。现在Lattice开发环境为ispLEVER，新版本好像是8.1版。最近lattice刚推出一个更新的开发环境，lattice diamond 1.0，并将这个环境作为下一代lattice的开发环境，也就是说ispLever不会再升级了。不过就你目前开发应用来说，用ispLEVER就足够了。lattice diamond 界面风格更像xilinx的ISE，这两个开发环境基本是一个团队做出来的，所以很像。

另外，VHDL也好，Verilog也好，都只是设计理念实现的一个语言环境。掌握设计理念精髓才是最终目标，做多了你就知道，用什么语言各有利弊，还有现在的环境基本都支持混合编译。

lattice的FPGA比对xilinx和Altera来说,稳定性不够好，但是资源性价比很高，对于成本要求严格的系统设计还是很不错的选择。

祝你学有所成。

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