看看下面eda代码实现的功能

可以这样解释：

当输入使能信号EN为1时，便开始对A进行译码

即：当A=000时，Y输出为“00000001”（标志出Y的第0位）

当A=001时，Y输出为“00000010”（标志出Y的第1位）

当A=010时，Y输出为“00000100”（标志出Y的第2位）

。

。

。橘磨厅

当输入为EN和A其他状态时，Y的输出值为“00000000”

如果不明白的话可圆隐以给我留言或者自己再看一下关于译码器的VHDL实现的相关程序，应该游碧就可以了。

module yima2_4(in,out)

inputwire[1:0]in

outputreg[3:0]out

always@*

begin

case(in)

2'团颂b00:out<=4'伏羡b0001

2'b01:out<=4'缺或拍b0010

2'b10:out<=4'b0100

2'b11:out<=4'b1000

endcase

end

endmodule