quartus verilog 程序 我在在书上练习的时候老出现这样的错误

这里是两个答猜哗程序，可以在modelsim里分别编写、仿真，就可兆团以看出波形图来验证程序

要是在QUartus上，只要写下面这个程序就清行可以了，然后编译，应该不会有错。

module compare(equal,a,b)

input a,b

output equal

assign equal=(a==b)?1:0

endmodule

一般在quartus平台中用波形仿真。不过一般都用专业的第三方仿真工具modelsim。

仿真分功能仿真和纤首游时序仿真,

一 两种仿真都需要在编译源*.v程序后,新建一个与源程序同名的*.vwf文件,

二 在芹前*.vwf文件中,由Insert Node or bus 进入,导入全部I/O.

三 在主菜单里的Tools-----Simulator Tool 进入,d出对话框, 有Simulation Mode 和Simulation Input 两个在上面的对话框毁销,

①选择仿真为 Functional ,则右边的Generate Functional Simulation Netlist 字体变黑,先点击,生成Netlist,再点 START进行仿真

②选择时序仿真Timing ,则右边按钮为灰色,无法点击,可直接进行时序仿真,而不用先生成Netlist.

不懂的话可以看下这个文档http://wenku.baidu.com/view/f6084d0e52ea551810a68713.html

（1）把程序输到quatus当中，

（2）先进行编译（compile），看有没有语法错误；

（3）然后进行仿真，看有没有逻辑错误；

（3）下载到fpga当中，最后看硬件能备猛弊不能实现仿族；

给知漏你推荐两本好书：

一是夏宇闻那本书，理论讲的很好；

二是周润景那本书，比较侧重于quartus2软件的使用；

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