CPLD计数延时问题

在always中写上一个复位信物槐号rst和时钟驱动信号clk，两个共同作用，穗蚂咐rst有效则复位，clk有效则计数，如此做就可以了啊猜纯。always@(posedge rst or posedge clk)....

FPGA设计中的延时电路的产生：在日常的电路设计中，有时候我们需要对信号进行延时处理来适应对外接口的时序关系，最经常也是最典型的情况是做处理机的接口；因为与处理的接口时序关系是异步的，而一个规范的FPGA设计应该是尽可能采用同步设计。那么遇到这种情况该如何处理呢？首先在FPGA中要产生延时，信号必须经过一定的物理资源。在硬件描述语言中有关键词Wait for xx ns，需要说明的是该语法是仅仅用于仿真而不能用于综合的，可综合的延时方法有：使信号经过逻辑门得到延时（如非门）；使用器件提侍辩供的延时单元（如Altera公司的LCELL，Xilinx公司的）；注意：当使用多级非门的时候综合器往往会将其优化掉，因为综合器会认为一个信号非两次还是它。需要说明的是在FPGA/CPLD内部结构是一种标准的宏单元，下图是Xilinx公司的Spartans II系列器件的一个标准宏单元。虽然不同的厂家的芯片宏单元的结构不同，但概括而言都是由一些组合逻辑外加一或二个触发器而构成。在实际应用中，当一个模块内的组合逻辑被使用了那么与其对应的触发器也就不能用了；同样如果触发器单元被用了那么组合逻辑单元也就废了。这就是有时候（特别是使用CPLD）虽然设计使用的资源并不多但布局布线器却报告资源不够使用的原因。 当需要对某一信号作一段延时时，初学者往往在此信号后串接一些非门或其它门电仔帆路，此方法在分离电路中是可行的。但在FPGA中，开发软件在综合设计时会将这些门当作冗余逻辑去掉，达不到延时的效果。用ALTERA公司的MaxplusII开发FPGA时，可以通过插入一些LCELL原语来产生一定的延时，但这样形成的延时在FPGA芯片中并不稳定，会随温度等外部环境的改变而改变，因此并不提倡这样做。在此，可以用高频时钟来驱动一移位寄存器，待延时信号作数据输入，按所需延时正确设置移位寄存器的级数，移位寄存器的输出即为延时后的信号。此方法产生的延时信号与原信号比有误差，误差大小由高频时钟的周期来决定。对于数据信号的延时，在输出端用数据时钟对延时后念谈雹信号重新采样，就可以消除误差。

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