ISE14.2如何将FPGA程序和microblaze的程序一起固化到flash里面去?

如果你的microblaze的程序小，可以放在FPGA内部的例化ROM中，然后生成的BIN文件可以作为ROM的初始化文件导入，这样可以与FPGA加载文件一起存。
否则只能你自己敲代码去实现这部分功能。

出故障了。
可以这样做：1、关闭工程后重新打开ISE，将下载电缆重新安装（或进行更换），必要时重启电脑。2、若（1）方案失败，则右击“Processes”窗口中的"GenerateProgrammingFile"，点击“ProcessProperties”左边的“ConfigurationOptions”，找到“UnusedIOBPins”选项，将其修改为“float”。3、若（2）方案也失效，则进入第三步，在iMpact界面中的Edit——>Preferences——>IMPACT-ConfigurationPreferences中选中“UseHighZintsteadofBypass”一项即可。4、若（3）方案也失效，则进入第四步，在生成Bit文件之前，右击“Processes”窗口中的“GenerateProgrammingFile”，点击“StartupOptions”，找到"MatchCycle"，将该项修改为最大值“6”。ISE123。
软件是一系列按照特定顺序组织的计算机数据和指令的集合。一般来讲软件被划分为系统软件、应用软件和介于这两者之间的中间件。软件并不只是包括可以在计算机（这里的计算机是指广义的计算机）上运行的电脑程序，与这些电脑程序相关的文档一般也被认为是软件的一部分。简单的说软件就是程序加文档的集合体。另也泛指社会结构中的管理系统、思想意识形态、思想政治觉悟、法律法规等等。

电路图？你是说RTL级图么？
可以在综合下面的分类中找到这一选项，点synthesize前面的+号，下面有View RTL Schematic,双击后d出一个向导，选择第一项，然后把d出窗口的所有+号都打开，选中所有内容，点add，然后就可以create schematic了

您好，很高兴为您解答。
1 软件版本问题
Matlab这里有个版本限制，即ISE/System Generator121只能完全支持Maltab2009a/b，对Maltab2010a只能beta支持。
ISE版本为Xilinx ISE Design Suite 121（提示：在ISE_DS\ISE\sysgen目录下，包含System Generator121，但是那个著名的AccelDSP组件找不到了，据说AccelDSP项目暂停，不清楚具体原因，猜测是战略调整）。
备注：
ACCEL DSP的确是很好用，但是ISE121以后的版本已经不支持这个软件了，所以建议大家最好寻找替代品。
另外，Matlab的generate HDL coder工具和ACCEL DSP的不同是：ACCEL DSP直接写m文件就可以生成了，但是Matlab中就得用simulink，比较麻烦。。。
2 软件安装
首先是安装Matlab，这里要注意的是Matlab的安装路径必须与英文开头，中间可以包含数字；其次是路径中不能有空格（貌似有空格也可以），否则System Generator将无法识别Matlab的路径。
然后安装ISE 121,完成之后点击“C:\Documents and Settings\All Users\「开始」菜单\程序\Xilinx ISE Design Suite 121”里面的“System Generator MATLAB Configurator”，如果Matlab安装正确，System Generator会识别出Maltab，否则需要手动选择Maltab的路径。

3 Enjoy it！
打开Matlab→Simulink，可以发现左侧的Simulink Library Browser出现了Xilinx的三个工具箱菜单：Xilinx Blocket，Xilinx Reference Blockset，XilinxBlockset。
如果是第一次打开Xilinx的工具箱菜单，需要有一个建立Xilinx缓存的过程，时间比较长，要把它当成电脑的假死。

4 开发流程简述
首先，每个工程里面都要有一个System Generator的工具箱（在Xilinx Blocket—tools里面），在这里可以配置的有
[1] System Generator生成的工程类型，比如ISE工程、EDK工程等，甚至可以直接生产bit配置文件；
[2] 器件的型号，包括封装、速度等；
[3] System Generator的输出路径（文件夹）；
[4] 综合工具（如XST、Synplify等，经常找不到Synplify，干脆就XST好了）；
[5] 编程语言选择：只有VHDL和Verilog HDL；
[6] 可以选择是否生产测试文件；
[7] 配置FPGA的时钟，并选择时钟管理方式，这里给出了时钟管脚的配置，不过应该先不填，不然在后面的综合中会有很多警告；其次是若选择了DCM方式，则只能支持Virtex4\5的器件（用Spartan3、3E编译时提示的；奇怪是为什么没有说支持最新的Spartan6、Virtex6器件）；
[8] 最后是选择Simulink的仿真周期，以及各个模块的显示方式（比如选择default显示各个模块的默认值，选择Sampling Frequency则在各模块的输入输出引脚上显示其时钟频率，如50MHz、10MHz等）。
完成System Generator的配置之后，剩下的仿真环境的搭建、运行步骤和Simulink的普通应用是一样的，只不过必须是从Xilinx的菜单下拖出来的模块才能被物理实现（即可综合）；对应Simulink库中的其他模块和Xilinx模块之间的连接，要使用Gateway In和Gateway Out做为接口。
搭建完整个系统之后，把需要观察的变量通过Gateway Out接到示波器上，点击Simulink的运行按钮，就可以观测结果了。System Generator的差错机制非常严格，即使是数据位数不对都会停止仿真并报错。
仿真无误之后，可以运行的 *** 作更加丰富，比如调用Modelsim进行仿真（System Generator的输出文件夹中已自动生产了do文件），调用Resource Estimator预估资源（过程比较漫长，因为需要综合等过程）等。完成之后在System Generator工具箱中点击generate，就可以在输出文件夹中生产ISE的工程了(xise)。
打开生产的ISE工程，接下来的 *** 作跟平时没有什么区别，只不过这里的代码全部是自动生成的：）。当然，还有一点需要特别交待的就是，生成的工程中的约束文件中，只有时序约束，是没有管脚约束的（虽然没有管脚约束，也可以综合、映射、生成下载文件，有点奇怪）。可以给工程添加输入输出、信号，然后在Floorplan里面分配管脚。再经过综合、映射、生成下载文件，烧写到PROM里面，就可以运行了。

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