求用verilog语言编写从1开始的十二进制的计数器，急求程序啊

受长度限制，输关键部分：

always@(posedge clk) begin

if(~rst_n|(cnt==12)) cnt_r <= 4'h1

else cnt_r <= cnt_r + 1'b1

end

assign cnt = cnt_r

module Verilog(A,B,C,D,Y)

input [3:0] A,B,C,D

output Y

wire [7:0] X

reg Y

assign X={A,3'b0}+{B,2'b0}+{C,1'b0}+D

always @(X)

begin

if ((X>8'h4)&&(X<=8'hf))

Y=1'b1

else

Y=1'b0

end

endmodule

该程序经过仿真，结果正确。

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