如何确保fpga复位期间无误输出

1、要保证系统能可靠进进入工作状态，以及避免对FPGA输出关联的系统产生不良影响。

2、FPGA上电后要进行复位，且为了消除电源开关过程中引起的抖动影响，复位信号需在电源稳定后经过一定的延时才能撤销，即可确保fpga复位期间无误输出。

FPGA的GPIO在上电复位期间，应当保持高阻/三态状态。就是说如果你外面有适当的下拉，你是看不到这些复位时的高电平的，所以必要时可在硬件上做些调整。

还有接FPGA的那个需要保持数据的外设，大概不是什么总线设备吧，否则不可能对这种现象敏感。可能是个接口电路，这种电路应该可以通过片选、使能之类的引脚，用RST#结合MOS管来控制生效。

如果相同的设计，其它板子没问题的话，就这一块有问题。

不运行是逻辑加载了，程序没运行？这样的话，确认下代码的复位相关性。

如果是没加载，你按下pro脚的复位，是会引起重加载的，需要检查下电源等

output o_rst_8019;

reg [11:0]rst_cnt;

assign o_rst_8019 = rst_cnt[11]; //这个位宽取决于你的输入时钟，自己算好

always@(posedge i_clk or negedge i_rst_n)

begin

if(~i_rst_n)

rst_cnt <= 12'hfff;

else if(rst_cnt[11] == 1'b1)

rst_cnt <= rst_cnt - 1'd1;

end

以上就是关于如何确保fpga复位期间无误输出全部的内容，包括:如何确保fpga复位期间无误输出、FPGA使用了部分管脚作为输出，同时需要这些输出引脚的值在系统复位信号有效时保持不变、FPGA复位才工作等相关内容解答，如果想了解更多相关内容，可以关注我们，你们的支持是我们更新的动力！