如何自动生成verilog状态机

状态机描述主要有以下几个方面，即如何进行状态转移，状态转移的条件，每个状态的输出是什么；而最佳的状态机就是将三者分开，由组合逻辑和非组合逻辑搭配组成，这样程序易读，易维护，同时方便添加约束条件。

第一段状态，时序电路的always模块，用同步电路描述状态跳转的过程，这样可利用触发器消除不稳定状态。

第二段状态，组合逻辑always模块，用以描述状态转移的判断条件，利用组合逻辑实现，达到立即判断的效果，在下一时钟边沿同步变化

第三段状态，时序电路always模块，用以描述每一段状态的结果输出，使用时序电路实现，消除不稳定状态的变化，达到同步跳转的效果

三段式状态机做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，在FPGA的综合与布局布线效果更佳，提高电路运行时钟，加大布线成功率。

UiPath Studio 有 3 种类型的流程：序列（sequence），流程图（flowchart） 和 状态机（state machine）

框架包含了全部 3 种流程类型，我们选择了状态机作为 main 程序的主体，因为它提供了一种清晰的解决方案去表示我们所需的数据流。

维基百科就是这样定义有限状态机的：

“有限状态机（FSM）或有限状态机（FSA，复数：automata）、有限自动机或简单的状态机是计算的数学模型。它是一个抽象的机器，在任何给定的时间内都可以处于有限个状态中的一个。FSM 可以根据一些外部输入从一个状态更改为另一个状态；从一个状态更改为另一个状态称为转换。FSM 由其状态列表、初始状态和每个转换的条件定义。”

状态机的基本规则：

正如第一章所述，我们需要用这个模板解决的问题是：

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