基于NiosII的智能多接口片上系统设计

　　摘 要： 设计了一种基于NiosII处理器的片上系统（SoC），集成了Nios II处理器IP、PCI接口IP、网络接口IP以及基于Wishbone总线的串行接口IP核、 CAN接口IP核等。系统具有可重配置、可扩展、灵活、兼容性高、功耗低等优点，适合于片上系统开发与应用。本设计使用Verilog HDL硬件描述语言在QuartusII环境下进行IP软核设计、综合、布局布线，在Model Sim下完成功能、时序仿真，在SoPC下完成系统的定制与集成，在NiosII IDE环境下完成片上系统软件程序的开发，最后在FPGA器件上实现了智能多接口功能的片上系统。

　　随着超大规模片上系统需求的日益增多，基于传统IC芯片的微电子应用系统设计技术正在转向基于知识产权IP（Intellectual Property）核的片上系统技术发展［1］。因此，基于资源IP核的复用设计方式已开始逐渐成为国内外微电子系统设计的一项支撑技术。从应用功能角度划分IP核有三大类：微处理器IP核（如8位8051核、32位NiosII、Microblaze核等）、各种接口IP核（如SDRAM控制器、 PCI总线接口、CAN总线接口、串行总线接口IP核等）和专用算法IP核（图形编解码H.264、加密核等）。使用IP核复用技术，将IP集成到 FPGA芯片上，可缩小PCB板体积，降低功耗；还可以根据需要进行功能的升级、扩充和裁减。本文以Altera公司的NiosII为主处理器并集成PCI接口、串行接口、CAN接口、网络接口设计为例，说明片上系统的设计方法。

　　1 设计原理

　　采用片上系统设计的智能多接口模块一般可以不需要外部主处理器 *** 作系统的干预，其典型结构如图1所示。在工作时，片上系统收到的信号经过本板上Nios II处理器处理转换后，即可将数据信号送出或做其他处理。信号转换、处理工作全部由片上系统完成，不增加外主处理器 *** 作系统的软件开销，因而对整个系统的负担更小。也可以要通过接入的PCI等系统总线，以中断提请等方式向外部主处理器提请访问，可完成与外主处理器的数据交换［4］。

　　在开源OpenCores组织的网站上，可以获取大量共享IP核， 但是大多数是未被验证的，或者由于是不同人撰写的，其代码风格也不尽相同。其接口信号定义为标准Wishbone总线形式，Wishbone着重定义IP 核的接口信号和总线周期标准来实现IP核的重用。通过对IP软核代码的分析，在原代码的基础上可通过修改IP核的部分逻辑功能（如增加内嵌数据收发 FIFO深度），优化部分接口逻辑；通过对异步信号同步采样一次，可以去干扰，消除亚稳态以及虚假的Glitch；可通过增加复位状态寄存器等实现优化设计。最终完成基于Wishbone总线的IP软核设计。下面以串行接口IP核设计为例说明，其他类型的IP核也可以通过类似方法获得。串行接口IP设计是以异步串行控制器16C550为原型的。