SERDES在数字系统中高效时钟设计方案

　　无论是在一个FPGA、SoC还是ASSP中，为任何基于SERDES的协议选择一个参考时钟源都是非常具有挑战性的。器件成本、通过耦合高速信号使得噪声最小化、超低抖动要求、由于信号长度匹配的要求而对走线的限制、考虑周全的电源供电设计(包括噪声的考虑、元件布局上的限制、信号布线的要求和电源去耦)以及测试/生产要求，这些都必须考虑到并对各个因素的利弊进行权衡分析。

　　传统驱动SERDES参考时钟的方法是使用一个真正的差分输出振荡器，特别选择固定适合的频率，来实现低抖动和较小的相位噪声。该解决方案非常昂贵而且不够灵活，无法在以后的设计中再次使用。固定的解决方案，就其本质而言也限制了灵活性，为一种接口而设计的时钟系统不能方便地在另一个新的设计中使用。相反，新的设计必须从头开始，还可能需要使用不同的器件、不同的架构或改变电路板原来的布局布线和走线规范。备货、测试和生产也会更加复杂：固定频率器件需要预备多个器件以符合不同标准，从而增加了生产费用。如果器件不能更改时钟频率或不能覆盖整个时钟输出范围，那么子系统的测试和调试会更加困难。

　　像莱迪思半导体公司的ispCLOCK5406D这样一种新兴的可编程逻辑器件，提供了灵活、超低抖动和低成本的解决方案来驱动SERDES参考时钟。这些器件和低成本的CMOS振荡器能够满足FPGA、SoC和ASSP的SERDES参考时钟所需的严格超低抖动要求。此外，这种增强型的应用实现保持了器件低成本的同时还简化了设计、测试和生产。由于这些器件是可编程的，因而可以仅通过对时钟进行不同功能的编程来实现设计重用。例如：输出可以改为不同的标准——可能是从LVDS变为LVPECL——使用不同接口代替昂贵的晶振。基于ispClock的设计可以在多个未来的设计中使用，以缩短产品上市时间、降低库存并简化生产制造。甚至可以实现现场的功能更改，实现便捷的更改、升级并提高服务质量。由于这些时钟器件有多个带有单独相位偏移和时间偏移的输出，因而可以“覆盖”很广的测试范围，能更好地确定元件的容限值，实现更稳定的系统。

　　一个采用低成本的振荡器和一个ispClock5400D器件的系统示例如下面图1所示。振荡器通过使用一些电容和铁氧体磁环来实现去耦并隔离电源噪声。单端振荡器输出与分压器一起为时钟器件上的参考输入提供一个差分信号。将参考信号布线尽可能的靠近，可以尽可能地减少共模噪声，提高信号的完整性。

　　图1：低成本振荡器和ispClock5400D超低抖动参考时钟。

　　使用ispClock5406D实现XAUI参考时钟源

　　通常我们能在XAUI设计中找到SERDES应用。XAUISERDES的工作频率为3.125GHz，并有0.35UI(单位间隔)的严格的抖动要求，一个单位间隔为一个完整的波形周期。(3.125GHz的周期是1/3.125GHz或320ps。那么320ps的0.35UI就是120ps)。一种常见的建立片上3.125GHzSERDES时钟的方法是利用一个精确的输入参考时钟，时钟频率为1/10的SERDES速率或312.5MHz。该参考时钟必须足够精确，以保证SERDES设计能满足XAUI规范的严格抖动要求。

　　isp5406D可通过基于GUI的设计软件(莱迪思的PAC-Designer5.2)轻松配置。配置ispClock5406D的GUI如图2所示。可通过该器件的框图定义不同的配置选项。用户只需简单地双击框图中的功能，然后会打开一个对话框，显示该功能的各种可编程选择。例如，在右上角的对话框中，用户可以输入参考时钟频率和反馈信号源。

　　图2：PAC-Designer5.2中显示的莱迪思ispClock5406D框图。

　　如图2所示，环路滤波器和VCO块的参考时钟输入源可以从REFA或REFB差分输入中选择。V分频器块使用环路滤波器和VCO块的输出来产生由PLL的几分频(2、4、8和16分频)决定的四种频率。来自输出V分频器块或用于外部反馈的FBK输入的反馈信号，提供了可与VCO“匹配”的参考时钟。如果选择输出V分频器块较小的分频数的信号来匹配输入参考时钟，其反馈信号将是选择较大分频数信号的几倍，这就产生了有效的频率是输入参考时钟源几倍的参考时钟源。在本示例中，将78.125MHz的输入参考时钟源加到REFA并将V分频器块的8分频输出作为反馈，则其8分频的输出为78.125MHz，4分频的输出为156.25MHz，2分频的输出为312.5MHz。

　　V分频器的输出频率可用于布线矩阵阵列，也可以分配给任意的isp5406D输出。每个输出都可以进行独立的相位和时间偏移设置，可以针对走线延迟来调整输出或其它细节方面的时序考虑。最后，输出类型可以从M-LVDS、LVDS、LVPECL、HCSLx6、HSTL/eHSTL、SSTL1.5V/SSTL1.8V或SSTL2.5V中任意选择。在示例设计中312.5MHz和156.25MHz信号可通过BANK_0至BANK_3的输出获得，使用LVDS和LVPECL标准。还可以选择REFB作为Bank4和Bank5的输出。这可以通过一些简单的时序调整来实现一个独立的时钟信号。