新型2.5D和3D封装技术的挑战

　　半导体业界，几家公司正在竞相开发基于各种下一代互连技术的新型2.5D和3D封装。

　　英特尔，台积电和其他公司正在基于一种新兴的互连方案（称为铜-铜混合键合）探索未来的封装。这项技术提供了一种在芯片级使用铜线连接来堆叠高级管芯的方法，从而实现了新型3D-IC，小芯片和存储立方体。尽管在研发方面，铜的混合键合和竞争方案仍有希望，但它们也带来了一些技术和成本挑战。

　　·Imec，Intel，LetTI，Samsung，TSMC和其他公司正在为未来的高级封装开发铜混合键合。

　　·Xperi已开发出其混合键合技术的新版本。该公司正在将该技术许可给他人。

　　·在研发方面，该行业正在研究混合粘合，以实现新的3DDRAM类型，即3DS（三芯片堆叠）DRAM。一些正在开发新的高带宽内存（HBM）多维数据集。

　　同样在研发中，许多公司正在研究新的2.5D，3D-IC和小芯片设计，这些设计将存储器堆叠在逻辑上或将逻辑堆叠在逻辑上。

　　当今的芯片被封装在众多的IC封装类型中。细分封装市场的一种方法是通过互连类型，包括引线键合，倒装芯片，晶圆级封装（WLP）和硅通孔（TSV）。这些本身不是封装类型，但它们指定芯片之间如何相互连接或连接到板上。

　　根据TechSearch的数据，当今约有75％至80％的封装是基于引线键合的。焊线机使用细线将一个芯片缝接到另一个芯片或基板上。引线键合用于许多封装类型。

　　诸如2.5D和扇出之类的高级包装已经存在多年了。但是它主要用于高端应用程序。对于许多产品来说太贵了。展望未来，高级封装有望成为开发新的系统级芯片设计的更可行选择。

　　尽管如此，除却成本问题，当今的2.5D和3D技术还存在一些令人困扰的问题。比如工业上通常使用的热压粘合（TCB）是一个缓慢的过程，TCB键合机拿起一个管芯并将凸块与另一个管芯的凸块对齐。它利用力和热将凸块结合在一起，但吞吐量较低。

　　“许多客户都在通过堆叠芯片进入第三维市场。每次堆叠芯片时，它们都有成千上万的凸起或柱子。当它们不断堆积时，它们必须将这些东西彼此粘合。所有的隆起或支柱都必须处于相同的高度。否则，颠簸不会建立联系。然后，您基本上可能会失去整个包，”CyberOpTIcs总裁兼首席执行官SubodhKulkarni说道。

　　为了在同一区域内放置更多I/O，您需要将凸点间距缩小到今天的40µm规格以上。这需要较小的颠簸和支柱。利用当今的技术，业界看到一条将凸点间距缩小到20μm左右的途径。但是，这仍然是一个移动的目标。

　　当然，在颠簸和支柱方面也存在一些挑战。

　　在铜柱工艺流程中，定义了柱的尺寸。然后，在衬底上，在表面上沉积种子层。将抗蚀剂施加在表面上，然后构图。在限定的区域内镀铜层，然后焊锡盖。

　　在20μm的间距下，该过程变得困难。20μm的间距涉及11至12μm的柱尺寸，间距为8至9μm。那时，支柱的纵横比变得难以管理和控制。

　　“从光刻技术的角度来看，最小微凸点间距可以低于20μm。最小微凸点CD由光刻胶的化学性质，微凸点高度和成像镜头的数值孔径确定。微凸点的CD挑战来自其他工艺步骤，例如湿法蚀刻过程中铜籽晶层的底切，”Veeco光刻市场营销高级总监ShankarMuthukrishnan说道。