大唐电信FPGACPLD数字电路设计经验分享（5）

2.6.3 多级逻辑时钟

当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。

图7给出一个含有险象的多级时钟的例子。时钟是由SEL引脚控制的多路选择器输出的。多路选择器的输入是时钟(CLK)和该时钟的2分频(DIV2)。由图7 的定时波形图看出，在两个时钟均为逻辑1的情况下，当SEL线的状态改变时，存在静态险象。险象的程度取决于工作的条件。 多级逻辑的险象是可以去除的。例如，你可以插入“冗余逻辑”到设计项目中。然而，PLD/FPGA编译器在逻辑综合时会去掉这些冗余逻辑，使得验证险象是否真正被去除变得困难了。为此，必须应寻求其它方法来实现电路的功能。

图7 有静态险象的多级时钟

图8给出图7电路的一种单级时钟的替代方案。图中SEL引脚和DIV2信号用于使能D触发器的使能输入端，而不是用于该触发器的时钟引脚。采用这个电路并不需要附加PLD的逻辑单元，工作却可靠多了。 不同的系统需要采用不同的方法去除多级时钟，并没有固定的模式。

图8 无静态险象的多级时钟（这个电路逻辑上等效于图7，但却可靠的多）

2.6.4 行波时钟

另一种流行的时钟电路是采用行波时钟，即一个触发器的输出用作另一个触发器的时钟输入。如果仔细地设计，行波时钟可以象全局时钟一样地可靠工作。然而，行波时钟使得与电路有关的定时计算变得很复杂。行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移，并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时，使系统的实际速度下降。

用计数翻转型触发器构成异步计数器时常采用行波时钟，一个触发器的输出钟控下一个触发器的输入，参看图9同步计数器通常是代替异步计数器的更好方案，这是因为两者需要同样多的宏单元而同步计数器有较快的时钟到输出的时间。图10给出具有全局时钟的同步计数器，它和图9功能相同，用了同样多的逻辑单元实现，却有较快的时钟到输出的时间。几乎所有PLD开发软件都提供多种多样的同步计数器。

图9 行波时钟

图10 行波时钟转换成全局时钟

(这个3位计数器是图9异步计数器的替代电路，它用了同样的3个宏单元，但有更短的时钟到输出的延时)

2.6.5 多时钟系统

许多系统要求在同一个PLD内采用多时钟。最常见的例子是两个异步微处理器器之间的接口，或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间，所以，上述应用引进了附加的定时约束条件。它们也会要求将某些异步信号同步化。

图11给出一个多时钟系统的实例。CLK_A用以钟控REG_A，CLK_B用于钟控REG_B，由于REG_A驱动着进入REG_B的组合逻辑，故CLK_A的上升沿相对于CLK_B的上升沿有建立时间和保持时间的要求。由于REG_B不驱动馈到REG_A的逻辑，CLK_B的上升沿相对于CLK_A没有建立时间的要求。此外，由于时钟的下降沿不影响触发器的状态，所以CLK_A和CLK_B的下降沿之间没有时间上的要求。如图4，2．II所示，电路中有两个独立的时钟，可是，在它们之间的建立时间和保持时间的要求是不能保证的。在这种情况下，必须将电路同步化。图12 给出REG_A的值(如何在使用前)同CLK_B同步化。新的触发器REG_C由GLK_B触控，保证REG_G的输出符合REG_B的建立时间。然而，这个方法使输出延时了一个时钟周期。

 

图ll 多时钟系统 (定时波形示出CLK_A的上升沿相对于CLK_B的上升沿有建立时间和保持时间的约束条件)

图12 具有同步寄存器输出的多时钟系统 (如果CLK_A和CLK_B是相互独立的，则REG—A的输出必须在它馈送到1REG_B之前，用REG_C同步化)

在许多应用中只将异步信号同步化还是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，我们将面临复杂的时间问题。最好的方法是将所有非同源时钟同步化。使用PLD内部的锁项环（PLL或DLL）是一个效果很好的方法，但不是所有PLD都带有PLL、DLL，而且带有PLL功能的芯片大多价格昂贵，所以除非有特殊要求，一般场合可以不使用带PLL的PLD。 这时我们需要使用带使能端的D触发器，并引入一个高频时钟。

图13 不同源时钟

如图13所示，系统有两个不同源时钟，一个为3MHz，一个为5MHz，不同的触发器使用不同的时钟。为了系统稳定，我们引入一个20MHz时钟，将3M和5M时钟同步化，如图15所示。 20M的高频时钟将作为系统时钟，输入到所有触发器的的时钟端。3M_EN 和5M_EN将控制所有触发器的使能端。即原来接3M时钟的触发器，接20M时钟，同时3M_EN 将控制该触发器使能 ，原接5M时钟的触发器，也接20M时钟，同时5M_EN 将控制该触发器使能。 这样我们就可以将任何非同源时钟同步化。

图14 同步化任意非同源时钟

（一个DFF和后面非门，与门构成时钟上升沿检测电路）

另外，异步信号输入总是无法满足数据的建立保持时间，容易使系统进入亚稳态，所以也建议设计者把所有异步输入都先经过双触发器进行同步化.

小结：稳定可靠的时钟是系统稳定可靠的重要条件，我们不能够将任何可能含有毛刺的输出作为时钟信号，并且尽可能只使用一个全局时钟，对多时钟系统要注意同步异步信号和非同源时钟。

2.6.6 多时钟系统设计的一些方法：

如果时钟间存在着固定的频率倍数，这种情况下它们的相位一般具有固定关系，可以采用下述方法处理；

使用高频时钟作为工作时钟，使用低频时钟作为使能信号，当功耗不作为首要因素时建议使用这种方式；

在仔细分析时序的基础上描述两个时钟转换处的电路；

如果电路中存在两个不同频率的时钟，并且频率无关，可以采用如下策略：

利用高频时钟采样两个时钟，在电路中使用高频时钟作为电路的工作时钟，经采样后的低频时钟作为使能；

在时钟同步单元中采用两次同步法

使用握手信号

使用双时钟FIFO进行数据缓冲

时钟同步化，如果系统中存在两个时钟clk_a和clk_b,设计者可以使用频率高于max(clk_a,clk_b)两倍的时钟来作为采样时钟，两个低频时钟经过处理后可以作为触发器的使能信号，采用这种方案的好处是整个电路采用单时钟工作，但需要一个额外的高频时钟，当电路有功耗要求时，设计者应该仔细考虑；

使用20M采样3M和5M,syn_5M作为原来5M信号驱动寄存器的使能信号；

使用高频时钟采样2个低频时钟原理图

使用高频时钟采样2个低频时钟波形图

在构件由两个不同系统时钟控制工作的模块之间的同步模块时，应该遵守下面原则：两个采用不同时钟工作的寄存器之间不应该再出现逻辑电路，而应该仅仅是一种连接关系，具体如下图所示，这种方法有利于控制建立保持时间的满足。

握手信号机制是异步系统之间通信的基本方式，我们在处理不同时钟之间的接口时，也可以采用这种方式，但需要注意的是设计者应该仔细分析握手和应答信号有效持续的时间，确保采样数据的正确性。

目前各种器件中提供的双时钟FIFO宏单元很好的提供了对异步双时钟的访问，单元的内部有协调两个时钟的电路，确保读写的正确性。可以利用这个器件完成数据的同步。

1. 采用全局时钟，不要将时钟参与运算。系统提供一定数量的全局时钟线，在布局布线时，尽量满足这些信号的要求以减小时钟偏移和倾斜。如果时序安排不合理使用了较多gated clock，那么这些时钟的偏斜就会较大，不能保障建立时间和保持时间，导致电路工作频率降低或无法工作。

2. 以寄存器为边界划分工作模块。在设计较大规模的电路时，分模块设计是必不可少的，在各模块通过之后再进行系统的联调。但由于在单模块调试和联调时布线资源的占用紧张程度不同，使得每个模块的输出无法保持与单独布线时相同，在联调时造成困难。如果每一个模块的输出端口都采用寄存器输出，那么即使在整体布局布线后，各模块的输出依然可以保证原来的时序，这使得联调的工作效率大大提高。加入这些寄存器也使得电路的可测性有所提高。

3. 组合逻辑尽量采用并行结构，降低寄存器间组合路径的延迟是提高系统工作频率最主要的手段，因此在完成相同功能的前提下应该尽量使用并行逻辑，如图6所示。

图6 四输入比较器的串行和并行实现

如果没有优先级要求应该尽量采用case语句来描述，这样综合出来的电路并行度要大一些，如果采用if-then-else结构，综合出来的电路都是串行的，增大了时延路径。

4. 在描述中应该消除锁存器，如果某个数据需要保存应该合理安排使用寄存器，因为锁存器在整个工作电平有效期间都对输入敏感，输入中的任何毛刺经过锁存器后都不会消除，这样使得在其后的组合电路发生竞争冒险的可能性大为提高，影响电路性能。一些不适当的描述也会使得产生不必要的锁存器，增加了电路的面积。

5. 在设计中应该尽量采用同步设计，信号被时钟采样后再参与逻辑运算，这样可以隔断组合路径，也可以消除毛刺。在设计中，组合信号的输出不允许反馈作为该组合逻辑的输入，这样可以避免组合环。