基于FPGA的多路卫星信号处理系统设计实现方案及验证

卫星通信是当前重要的通信手段之一。针对原有单路解调器的不足，本文提出利用软件无线电思想，通过FPGA构建一种多路卫星信号处理系统。论述了数字下变频（DDC）、解调、数据通路等关键点的设计思路。最终实现的系统可同 时处理八路卫星信号，并通过实验验证，完全达到设计预期。并且该系统具有灵活性、可扩展性等多种优势，有良好的应用 前景。

一、引言

　　在通信手段越来越丰富的今天，卫星通信因其具有通信距离远、覆盖范围广、通信线路多，容量大、安全性好等优点，在民用、军事通信系统中都占有相当重要的地位。随着通信技术的发展，卫星传输带宽不断增加，传统解调器已不能满足对卫星信号处理的要求。随着软件无线电思想（构建一个模块化程度高、开放性强的通用平台，将各种要实现的功能用软件编程来实现，并使A/D器件尽可能地靠近射频天线，让所有的信号处理都在数字域中进行）[1]思想的日益普及和电子器件的发展，越来越多的新型卫星信号处理系统涌现出来。

本文所述系统正是基于软件无线电思想，直接用ADC对70MHz中频，带宽40MHz的卫星信号进行整带采样，然后使用FPGA对带宽内任意8个符号速率为32kbps~1024kbps的调制信号进行实时DDC、解调处理，解调方式多种可选，并将数据通过PCIE总线输出至计算机进行后续处理或存储。

二、系统方案

　　整个系统由一块PCIE板卡和标准服务器组成，框图如图1所示。卫星信号首先经过ADC进行数字化，ADC的采样速率是180MSps，转换精度为16位，完全满足奈奎斯特准则[2]要求。PCIE板卡完成卫星信号的数字化和处理，并将数据通过PCIE接口输出到服务器进行后处理或存储。

整个系统的核心是FPGA，完成多路卫星信号的处理、数据的合路以及与服务器的PCIE接口。FPGA选择综合逻辑资源的使用情况、性能、价格等因素，最终选用XILINX公司的Virtex-5SX系列实现。此系列FPGA提供了几百个专用的高性能信号处理资源DSP48E1。每个DSP48E1中包括一个25×18的二进制补码乘法器，一个预加法器和一个算术逻辑单元。乘法器带有可选的流水线寄存器，可以提高乘法运算的速率；算术逻辑单元可以配置成三输入的加/减法器或二输入的逻辑单元；DSP48E1的专用层叠走线能够方便的和其他DSP48E1进行互连以实现宽位运算。

三、设计要点

　　FPGA中的各功能模块中，DDC模块、解调模块和数据合路模块是设计的要点，其设计的好坏直接影响卫星信号处理的效果和使用的资源情况。

3.1变带宽窄带DDC的设计
　　DDC是A/D变换后首先要完成的处理工作，是系统中数字处理运算量最大的部分，也是最难完成的部分。其最重要的功能有两个:第一，将包含所有信道的带宽信号进行信道分离，分别提取需要的窄带信号;第二，对于分离后的窄带信号，可以大大地降低采样频率，这也就意味着可以大大降低数据量，以减轻基带处理部分对DSP的计算需求压力。[3]DDC包括数字下变频、低通滤波、自动增益控制和采样速率变换。其实现框图如图2所示：为了保证DDC的性能，在变频时采用16位高精度的DDS来产生相互正交的本振频率；频率分辨率达到0.2Hz，无杂散动态范围96dB。低通滤波采用CIC、可变带宽FIR和匹配FIR三级级联的方式实现，保证对带外干扰和镜像有足够的抑制。由于输入的中频信号带内信号分布情况复杂，单个信号带宽和功率变化范围也比较大，在处理时既要适应能量大的载波又要兼顾小载波。为了解决这个问题，在变频过程中设计两级AGC，保证各级处理的输入信号能量均衡。

此外采样速率变换上，一般的数字正交解调系统，在恢复码元时要求码元速率与DDC抽取系统的输出速率满足一定的整数倍关系，以4倍为例，DDC需要将180M时钟变换到32kbps~2048kbps范围内任意速率的4倍。若以常规先整数倍内插再整数倍抽取的方式来实现，不仅实现的复杂度相当高，甚至某些速率变换是无法实现的。这里我们设计一种由8相FIR滤波器加由数控单元控制的抽取器组成的多相抽取FIR多相滤波器，来实现任意速率抽取。这种滤波器经过NCU的精确控制不仅能够改变采样速率还可以用来调整定时误差,为后续的信号处理节省大量运算资源。