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用于在更远距离对日益增长的海量数据进行传输的一些标准不断出现。来自各行业的工程师们组成了各种委员会和标准机构，根据其开发标准的目标（数据吞吐量和通信距离）确定抖动预算；同时还要考虑到组成通信链路的模块

本文根据光纤接入数位中频系统的时钟使用情况，分析时钟抖动对类比数位转换器（ADC）和相位锁定回路（PLL）性能影响的塬理，包括相位锁定回路基本原理和相位杂讯优化方式，最后提出采用双相位锁定回路完成去抖

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ADC 设计的最新进展极大地扩展了可用输入范围，这样系统设计人员便可以去掉至少一个中间频率级，从而降低成本和功耗。在欠采样接收机设计中必须要特别注意采样时钟，因为在一些高输入频率下时钟抖动会成为限制信

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