vhdl怎样生成.JED文件

我只是使用ABEL设计时

生成JED文件

但是对于大型的蔽键携PLD

ABEL显得力不从心

VHDL 或 Verilog 确宏伏实不知道怎么亮枯生成。。。

1、new出一个文本编辑框，用来保存代码，2、保存并编译vhdl源代码，注意保存的文件名和源代码中的名称相同，文件后缀名为.vhd。3、new出一个仿真波形图。4.在node中添加源代码中的输入输出变量于波形图中。5、给波形图中的输入变量赋值。6、保存并且simulate就可以看到输出消档波形。

PLD是做为一种通用集尘纳成电路产生的，他的逻辑功能按照用户对器件编程来确定。一般的PLD的集成度很高，足以拿兄乱满足设计一般的数字系统的需要。