quartus II的编译器窗口在哪里

quartusII的编译器窗码郑差口的打开方式如下：

1、点击主菜单的VIEW

在VIEW里找到utilitywindows

2、utilitywindows里面找丛槐到projectnavigator(工程文件)andstatus(编迟皮译状态)就可以打开了。

1.建立工程销基file ->new project wizard

2.建立文件file ->new ->verilog hdl或者vhdl，对想要编译文件，在project navigator中选择set as top-level entity，然后选择start analysis &synthesis(两个小箭头的图标)

3.建立仿真局销文件 file ->new ->vector waveform file ，添加要仿真的变量,保存（一定要手动保存桐斗游），然后在主界面的Assignments ->settings 中的simulator settings中选择 simulation mode为Functional(一般默认为timing,一定要改掉)，simulator input中先把刚刚建立好的仿真文件.vwf

4.仿真步骤：主界面Processing ->generate functional simulation netlist，然后点击start simulation（蓝色箭头图标）

二楼氏段说的有问题，因为if..else和case是有区别的，不是语句的先后执行的问题，硬祥橘件语言是要考虑它的布线关系的问题。对于case语句，因为它的各个选项之间是互斥的，所以case语句比较容易综合成mux选择器。但是if..else语句之间的关系是后面语句的条件是以前面语句条件不成立为基础的，在这个例子中第二句elsif (input="00000010") then 等价于 input="00000010" and input/="00000001"。以此类推这类语法综合以后是逐级判断的所以综合的结果会完全不同。

所以在quartus的RTL Viewer中可以看出来 case语句综合出来是并行的MUX，而if..else综合出来是逐级递推的关系。歼宴誉

资源问题的话，不同的器件确实不一样，因为cyclone的LE和stratix的ALU的基本结构不一样，所以实现的资源数也不一样。如果是xilinx的器件就更不一样。但是在同样的器件下，case结构确实比if..else结构省资源

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