vivado工程中生成了两个时钟ip核，引脚约束对50MHz晶振应该怎么设置

对数据时钟添加延迟add_delay进行设置。

晶振内部振荡器产生的时钟频率fXTAL ≈114、285000000MHz，用户后续都无法更改。

晶振虽然可以在上电状态下通过I2C设置改变输出频率，但是重新上电后又会从Flash里加载出厂设置输出默认的上电频率。

设计DDS的核心就是调用IP ROM，vivado调用ROM的方法和ISE相类似，都是加载.coe文件，我这里特地做笔记，以防忘记。

这是DDS的原理图，DDS并没有像它的名字一样说的那么玄乎，它的核心便是控制频率的fword字输入，和相位字pword输入，最后调用IP核查找表即可，代码也十分简单，下面给出DDS design代码。

 DDS_design

使用vivado调用IP核ROM教程如下

点击IP catalog

选择block memory，然后双击

将show disabled ports 选项勾选掉

输入ROM名，我这里为了演示重新配置一个方波ROM，命名为square_rom

这里选择single ports ROM

按如上图所示勾选参数，port width是数据宽度，我们根据代码要求设置为10位，

port width是数据深度，即有多少个这样的数据，我打开生成的square.coe文件可以清楚的看到一共有4096这样的数据。

always enable是ROM一直处于工作状态，不需要使能信号。

这里是加载.coe文件，勾选load init file 然后点击browse将刚才生成的square.coe文件加载到ROM中，最后点击OK。

选择generate生成IP核

打开如图所示文件，

将生成的IP核实例化，即可

最后编写测试文件进行测试

最后右键点击da_data选择wave style选择analog，将会看到模拟波形，但是有时候还是需要设置一下模拟波形的显示，同样右键点击da_data选择wave style选择analog setting，选择如下图所示参数。

最后便大功告成，即可得打方波的波形图

大家还可以按照这种方法将其他两种波形都做出来。

                                                           vivado中SRIO IP核的使用

姓名：孙健强

学号：19021210841

【嵌牛导读】通常在信号处理板卡上，会用到FPGA和DSP的组合，这就涉及到了FPGA和DSP之间的通信问题。它们之间的通信协议是RapidIO协议，而在FPGA中则需要添加SRIO的IP核来实现与DSP的通信。

【嵌牛鼻子】XILINX FPGA、VIVADO、DSP、 RapidIO协议、SRIO

【嵌牛提问】如何使用vivado中自带的SRIO的IP核？

【嵌牛正文】：

一、srio基础知识

【高速接口-RapidIO】4、Xilinx RapidIO核详解

https://www.cnblogs.com/liujinggang/p/10072115.html

二、srio官方例程(vivado环境)

【高速接口-RapidIO】5、Xilinx RapidIO核例子工程源码分析

https://www.cnblogs.com/liujinggang/p/10091216.html

【高速接口-RapidIO】6、Xilinx RapidIO核仿真与包时序分析

https://www.cnblogs.com/liujinggang/p/10123498.html

三、回环测试

【硬核】FPGA进阶之路( 二) 如何将Xilinx SRIO控制器自环

http://blog.chinaaet.com/fyyysun/p/5100063900

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