高性能SERDES在CPRI接口的应用分析_技术

1引言

随着数据宽带网络的迅猛发展，需要不断提高系统设备的业务容量。目前的趋势是采用高速串行通信技术，即采用串行解串器SERDES，把低速的并行数据转换为高速串行数据连接。SERDES串行接口可在背板或电缆/光纤等不同互联介质上传输高速信号，在提高系统传输带宽的同时，有利于印刷电路板（PCB）布线，并降低系统功耗和噪声。

TI（德州仪器）推出一系列高性能的通用SERDES，满足高带宽、高性能的应用要求，广泛应用在WI系统、接入设备、传送网络、数据通信等通信产品，以及工业控制系统。本文以TLK3132为例，详细介绍了SERDES工作原理和器件特点，并以WI系统中的CPRI应用需求为例，提供TLK3132的设计方法等。

2TLK3132工作原理

TLK3132是TI推出的一款通用两通道串行器／解串器（SERDES），采用90nm工艺，能满足一些低功耗的应用需求，内部功能模块如图1所示。SERDES Core的发送部分用于实现8位、9位或10位宽字的并串转换，然后通过一根电缆或印刷板(PCB)走线发送出去，而接收部分则将串行数据进行串并转换为8位、9位或10位宽的并行字。

图1 TLK3132内部功能框图

下面详细介绍了6个功能模块及其应用特点：并行接口、串行接口、时钟分布电路、8B/10B编解码电路、PRBS测试以及相关寄存器访问控制接口MDIO。

2.1 并行接口

TLK3132器件每个通道并行收发侧分别包含8位数据位和两位灵活的控制位，支持各种通用的并行接口，如千兆以太网的介质无关接口RGMII、GMII、RTBI、TBI，以及RNBI、NBI、REBI、EBI、TBID和NBID等多种工作模式。对于DDR模式而言，既支持位边沿采样（采样时钟边沿与数据位翻转边沿同步），也可支持位中间采样（采样时钟边沿处于数据位的中间位置）；对于SDR模式而言，既支持上升沿采样并行口数据，也支持下降沿采样数据。由于使用同步时钟，在布线时时钟线和数据线必须等长且时钟线尽量不要分叉，此外通过配置不同的数据采样边沿，可以降低系统互连设计的风险，提高系统设计的鲁棒性。

并行接口采用单端的HSTL Class1电平接口，遵循EIA/JESD8-6标准电气指标规格，同时支持1.5V或1.8V的电源电压。为了提高HSTL高速接口的SI性能，TLK3132并行接收侧集成了可寄存器配置的匹配电阻，采用戴维南等效电路匹配方式，等效于加一个匹配电阻到VDDQ/2，同时也可关闭内部的阻抗匹配电路，如图2所示；并行发送侧可通过寄存器配置4种不同的边沿速率。

图2 并行口等效框图

2.2串行接口

TLK3132支持的串行接口速率从600Mbps到3.75Gbps，不同通道可独立地工作于全速率、半速率以及1/4速率模式。为了补偿高速信号传输的介电损耗和趋肤效应，TLK3132高速串行接口发送端具有强大的去加重能力，共支持15级调节能力（达到10.87dB补偿），同时支持8级的输出摆幅设置（从125mV到1375mV）；接收端包含有自适应均衡器，最大补偿能力得到12dB以上，保证高速串行接口的SI性能。在3.072Gbps速率下可支持50inches的FR4传输或30m的电缆传输（特性阻抗50欧姆），解决了高速信号在背板侧或前基板的设计难题。

图3是TLK3132高速串行接口的AC耦合框图，采用CML高速电平接口，发送侧内部集成了50欧姆的匹配电阻。接收端支持DC和AC耦合，若采用直流耦合时，共模电压由发送侧决定，匹配电阻直接上拉到VDDT，若采用交流耦合，为得到最优的共模偏置电压，选择芯片内部0.8VDDT的偏置电压。在实际电路设计中，推荐采用交流耦合方式，容易实现不同接口的电平转换，并可去除共模噪声，避免外界噪声对接收端的影响。