TSMC 和 Cadence 合作开发3D-IC参考流程以实现真正的3D堆叠

　　【中国，2013年9月25日】——

　　相对于纯粹在工艺节点上的进步，3D-IC技术让企业在寻求更高性能和更低功耗的道路上，有了更多的选择。3D-IC给开发当今复杂设计的工程师们提供了几项关键优势，帮他们实现更高的性能、更低的功耗以及更小的尺寸。今天宣布的内容，是两位3D- IC技术领先者一年前宣布的台积电CoWoS™参考流程的延续。

　　“我们与Cadence紧密协作以实现真正3D芯片开发，”台积电设计架构营销部高级总监Suk Lee表示。“通过这一全新的参考流程，我们的共同客户可以充满信心地向前推进3D-IC的开发，因为他们知道其Cadence工具流程已通过3D-IC测试工具在硅片上进行过验证。”

　　“3D-IC是进行产品整合的全新方法。它赋予摩尔定律新的维度，需要深度合作才能获得完美的功能产品，”Cadence首席战略官兼数字与签收集团资深副总裁徐季平表示。“这一最新的参考流程表明，我们携手台积电开发3D芯片的实际 *** 作流程不仅可行，而且对于解决芯片复杂性方面是个有吸引力的选择。”

　　Cadence 3D-IC流程中的工具囊括了数字、定制/模拟及最终签收技术。它们包括Encounter® Digital ImplementaTIon System、Tempus™ TIming Signoff SoluTIon、Virtuoso® Layout Editor、Physical VerificaTIon System、QRC Extraction、Encounter Power System、Encounter Test、Allegro® SiP及Sigrity™ XcitePI/PowerDC。