ZYNQ+linux网口调试笔记（3）PL-ETH

在ZYNQ上使用gigE Vision协议的网络接口相机。

第一步：调通PS侧网口GEM0（Xilinx BSP默认配好）。

第二步：调通PS侧网口GEM1（见前一篇文档：开发笔记(1)）。

第三步：调通PL侧网口（本文阐述）。

第四步：在PL侧网口上验证Jumbo Frame特性，并在应用层适配gigE Vision协议。

根据《xapp1082》可知，PL侧的PHY支持1000Base-X和SGMII两种配置，这两种配置对应两种不同的PHY引脚接口（连接到MAC）。而我们的hdf文件使用的是1000Base-X的配置。

关于网口的Linux驱动，我们在官网找到一份资料： Xilinx Wiki - Zynq PL Ethernet 。资料很长，我们只看与我们相关的2.4.1 PL Ethernet BSP installation for 1000Base-X”这一章节就可以了。

首先导入FPGA设计同事提供的hdf文件：

在d出的图形界面里，进入Subsystem AUTO Hardware Settings——Ethernet Settings——Primary Ethernet，确认可以看到PL侧网络设备axi_ethernet_0，说明hdf文件里已包含了必要的网口硬件信息：

上图中被选中的网口将成为Linux上的设备eth0。这里我们默认选择ps7_ethernet_0，即使用GEM0作为首选网口。

启用Xilinx AXI Ethernet驱动

进入Device Drivers -- Network device support – 选中Xilinx AXI Ethernet（以及Xilinx Ethernet GEM，这是PS侧网口的驱动）

进入Networking support – 选中 Random ethaddr if unset

进入Device Drivers -- Network device support -- PHY Device support and infrastructure – 启用Drivers for xilinx PHYs

进入~~~~Device Drivers -- DMA Engine Support -– 禁用~~~~Xilinx AXI DMAS Engine~~~ （对应的配置项名为 ~~ CONFIG_XILINX_DMA ~~~）

注意： Xilinx Wiki里对设备树节点的引用有误（&axi_ethernet），导致编译报错，应改为&axi_ethernet_0。

注：PL-ETH驱动所在路径：<project>/build/tmp/work-shared/plnx_arm/kernel-source/drivers/net/ethernet/xilinx/xilinx_axienet_main.c和xilinx_axienet_mdio.c。对应的内核配置项为CONFIG_NET_VENDOR_XILINX和CONFIG_XILINX_AXI_EMAC。

启用ethtool和tcpdump（调试用，非必须）：

然后将生成的BOOT.BIN和image.ub拷贝到SD卡根目录下，将SD卡插入板子上，上电运行。

上电后，使用ifconfig eth1查看网口信息，观察MAC地址与设置的一致，且ifconfig eth1 192.168.1.11 up没有报错。

测试网络通路：ping PC是通的。说明网口工作正常。

Linux下eth1（即PL-ETH）的MAC地址有误

问题描述：

开机打印：

注意：

MAC地址是错的，驱动里解析出的是GEM0的MAC地址。

试验发现，即使在system-user.dtsi里不写local-mac-address，也照样解析出的是GEM0的MAC。

而将system-user.dtsi里的local-mac-address改名为pl-mac-address，并将驱动里解析的字符串也对应更改为pl-mac-address，则可以正确解析出来：

Passing MAC address to kernel via Device Tree Blob and U-Boot：

http://zedboard.org/content/passing-mac-address-kernel-device-tree-blob

通过更改u-boot环境变量和设备树，为每个板子设置一个独特的MAC地址：

https://www.xilinx.com/support/answers/53476.html

U-Boot里的环境变量ethaddr会覆盖掉设备树里pl-eth的local-mac-addr字段，从而影响Linux启动后的网卡MAC地址；

但U-Boot里的环境变量ipaddr不会对Linux启动后的配置产生任何影响。因为设备树里根本就没有关于IP地址的配置。

phy-mode怎么会是sgmii？查了下官方的提供的BSP里，也是“sgmii”。说明这个没问题。具体原因不清楚。

@TODO: 设备树里的中断号的顺序如何影响功能？

为何读出来的IRQ号不对呢？这是因为这里读到的不是硬件的中断号，而是经过系统映射之后的软件IRQ number。两者不具有线性关系。

关于中断号的疑问：

Linux上的网口eth0、eth1的顺序，似乎是按照phy地址从小到大来排布的。

Xilinx xapp1082-zynq-eth.pdf (v5.0) July 16, 2018

https://www.xilinx.com/support/documentation/application_notes/xapp1082-zynq-eth.pdf

Xilinx Wiki - Zynq PL Ethernet:

https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841633/Zynq+PL+Ethernet

Xilinx Wiki - Linux Drivers:

https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841873/Linux+Drivers

Xilinx Wiki - Linux Drivers - Macb Driver:

https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841740/Macb+Driver

Xilinx Wiki - Zynq Ethernet Performance:

https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/18841743/Zynq+Ethernet+Performance

查到关于Jumbo frame MTU的定义，当前值为9000，可否改大一些？

驱动源码里关于jumbo frame的说明：

设置MTU为9000，发现ping包最大长度只能设为ping 192.168.1.10 -s 1472

https://lore.kernel.org/patchwork/patch/939535/

【完】

你好！

*** 作环境：ubuntu10.04lts X64_64bit，PlanAhead/XPS14.1

Zynq-700 EPP CTT

MT41K128M16HA-15E datasheet

1、建立完PSbase system后，可以配置了，下面开始DDR3的设置，在XPS下 *** 作。

2、在Zynq的tab下点击“memeryinterface”出现PS7 DDR Configuration 窗口，

为ZEDboard板卡上使用DDR3作为外部存储器，所以“Enable DDR Controller”要选上。然后就是“DDR ControllerConfiguration”中的参数选择了：

Memory Type：ZEDboard使用的是DDR3

Memory Part：使用的DDR3芯片型号为MT41J128M16HA-15E，

3、在ZedBoard 的硬件用户手册上说使用了MT41K128M16HA-15E型号的DDR3颗粒，与原理图有所不同，其实Micron的这2种颗粒都是DDR3的，不过MT41J仅是1.5V的，而MT41K是可以使用1.35V电压的，当然也兼容1.5V。

Effective DRAM Bus With：ZedBoard使用了2片MT41J128M16HA-15E，单片总线宽度为16bit，故此处选择32bit。

4、Operating Freq(MHZ) ：接口时钟，根据ZedBoard的硬件用户手册，为533MHz，实际填写的是533.333313MHz，这是由于PLL分频不能正好分出整数值。该DDR3型号后面的-15E说明该芯片最大标准数率为1333Mbps，因此最大的接口频率就是667MHz。

Operating Temperature：DDR3器件的工作温度，默认就是0-85摄氏度，不用改了

在Traning/Board Detail栏中，将Write level 、Read gate、Read data 3个选项打钩，根据硬件用户手册的说明，这可以让DDR3性能处于最佳状态。

第 9 章 ZedBoard 入门

前面大家已经对 ZYNQ 架构以及相应的开发工具有一定的认识，接下来我们将带领大家来一起 体验 ZYNQ，体验软硬件协同设计的魅力。由于时间的关系，下面的一些实验（本章及后续章节的实验） 可能有不完善的地方，欢迎读者向我们反馈。 9.1 跑马灯 本实验将指导大家使用 Vivado 集成设计环境创建本书的第一个 Zynq 设计。这里，我们使用跑马灯 这个入门实验来向大家介绍 Vivado IDE 的 IP Integrator 环境，并在 Zedboard 上实现这个简单的 Zynq 嵌 入式系统。之后，我们将会使用 SDK 创建一个简单的软件应用程序，并下载到 Zynq 的 ARM 处理器中， 对在 PL 端实现的硬件进行控制。本实验分为三个小节来向大家进行介绍： ? 第一节我们将使用 Vivado IDE 创建一个工程。 ? 在第一节的基础上，第二节我们将继续构建一个 Zynq 嵌入式处理系统，并将完成后的硬件导入 到 SDK 中进行软件设计。 ? 最后一节我们将使用 SDK 编写 ARM 测试应用程序， 并下载到 ZedBoard 上进行调试。 实验环境：Windows 7 x64 *** 作系统， Vivado2013.4，SDK 2013.4

9.1.1 Vivado 工程创建

1) 双击桌面 Vivado 快捷方式 ，或者浏览 Start >All Programes >Xilinx Design Tools >Vivado

2013.4 >Vivado 2013.4 来启动 Vivado. 2) 当 Vivado 启动后，可以看到图 9-1 的 Getting Started 页面。

图 9- 1 Vivado 开始界面

3) 选择 Create New Project 选项，图 9-2 所示的 New Project 向导将会打开，点击 Next。

图 9- 2 New Project 对话框 4) 在 Project Name 对话框中，输入 first_zynq_design 作为 Project name, 选择 C:/XUP/Zed 作为 Project location，确保 Create project subdirectory 被勾选上，如图 9-3，点击 Next。

图 9- 3 Project Name 对话框 5) 在 Project Type 对话框中，选择 RTL Project，确保 Do not specify sources at this time 选项没有 被勾选，如图 9-4，点击 Next。

图 9- 4 Project Type 对话框 6) 在 Add Source 对话框中， 选择 Verilog 作为目标语言，如果你对 VHDL 熟悉的话， 你也可以 选择 VHDL，如果这里你忘记了选择，在工程创建完成后，也可以在工程设置中选择你熟悉的 HDL 语言。如果你已经有了源文件，在这里就可以选择 Add file 或者 Add directory 进行添加， 由于我们没有任何的源文件， 所以这里我们直接点击 Next 即可，如图 9-5。

图 9- 5 添加源文件 7) 在 Add Existing IP 对话框中，点击 Next。 8) 在 Add Constraints 对话框中，点击 Next。 9) 在 Default Part 对话框中，在 Specify 框中选择 Boards 选项，在下面的 Board 列表中选择 ZedBoard Zynq Evaluation and Development Kit，点击 Next，如图 9-6。

图 9- 6 芯片选择 10) 在 New Project Summary 对话框中，点解 Finish 完成工程创建，至此，我们已经使用 Vivado 创建了一个 Zynq 设计的工程框架，图 9-7 为 Vivado 的工程界面，在第四章我们已经对该界面 进行过介绍，如果还不熟悉的读者再回到前面复习一下。下面我将使用 Flow Navigator 的 IP Integrator 功能完成第二节的嵌入式系统设计。

图 9- 7 Vivado 工程界面

9.1.2 在 Vivado 中创建 Zynq 嵌入式系统 这一节我们将创建一个简单的 Zynq 嵌入式系统，该系统使用 Zynq PL 部分实现一个通用 I/O 控制 器 (GPIO)，控制器同 ZedBoard 上的 8 个 LED 相连接，并且通过 AXI 总线连接到 PS 端，这样我们就可 以通过将要在第三小节中实现的 ARM 应用程序来对 LED 进行控制。系统结构图如图 9-8 所示。

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