FPGA 设计怎样进行面积优化

在FPGA厂家的EDA工具中，往往都有优化选项，选择面积选吵岩项，则在综合时就会按照面积来优化（当然也可以根据需要选卜碰绝择速度或者折中等选项做其他方面的优化）；

在描述时，采用面积优化的描述方案（例如资源共享方式）。例如：“IF C=0 THEN Y<=A0+BELSE A1+BEND IF”被综合之后会产生2个加法器和1个二选一多路选择器，而“IF C=0 THEN A<=A0ELSE A<=A1END IFY<=A+B”被型姿综合之后，只会产生1个二选一多路选择器和1个加法器。如此，就优化了面积。

从大学时代第一次接触FPGA至今已有10多年的时间。至今记得当初第一次在EDA实验平台上完成数字秒表，抢答器，密码锁等实验时，那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plus II原理图环境下用74系列逻辑器件搭建起来的。后来读研究生，工作陆陆续续搜老也用过Quartus II，Foundation，ISE，Libero，并且学习了verilogHDL语言，学习的过程中也慢慢体会到verilog的妙用，原来一小段语言就能完成复杂的原理图设计，而且语言的移植性可 *** 作性比原理图设计强很多。

1)看代码，建模型

2)组合逻辑中的if...else...与case

3)用数学思维来简化设计逻辑

4)时钟与触发器的关系

5)关于IP核和乒乓 *** 作的那点事

最后简单说一下体会吧，归结起来就多实践、多思考、多问。实践出真知，看100遍别人的方案不如自己去实践一下。实践的动力一方面来自兴趣，一方面来自压力，我个人觉得后者更重要。有需求会容易形成压力，也就是说最好能在实际的项目开发中锻炼，而不是为了学习而学习。在实世空升践的过程中要多思考，多想想问题出现的原因，问题解决后要多问几个为什么，这也是经验积累的过程，如果有写项目日志的习惯更好，把问题及原亏中因、解决的办法都写进去。最后还要多问，遇到问题思索后还得不到解决就要问了，毕竟个人的力量是有限的，问同学同事，问搜索引擎，问网友，都可以，一篇文章、朋友们的点拨都可能帮助自己快速解决问题。

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