四位全加器在Quartus上如何实现

恩 怎么说呢，方法太多了 我可以用VHDL 可以用 Verilog写 可以用电路图画。 四位全加器水平太低了把。 你才给0分。

用verilog写的画。可以用门级别的方式。可以用数据输出流方式 ，可以用行为描述级别的。 N中方式。太多了

VHLD

library ieee;

use ieeestd_logic_1164all;

use ieeestd_logic_unsignedall;

entity adder4bit is

port(cin: in std_logic;

a,b: in std_logic_vector(3 downto 0);

s: out std_logic_vector(3 downto 0);

cout: out std_logic );

end adder4bit;

architecture beh of adder4bit is

signal sint: std_logic_vector(4 downto 0);

signal aa,bb: std_logic_vector(4 downto 0);

begin

aa<='0' & a (3 downto 0);

bb<='0' & b(3 downto 0);

sint<= aa+bb+cin;

s(3 downto 0) <= sint (3 downto 0);

cout<= sint(4);

end beh;

verilog门级别的：module halfadder (a,b,s,c);

input a;

input b;

output s;

output c;

reg s;

reg c;

always @(a,b)

begin

s<=a^b;

c<=a&b;

end

endmodule

module fulladder (a,b,cin,s,co);

input a;

input b;

input cin;

output s;

output co;

wire s1,d1,d2;

halfadder HA1(a,b,s1,d1);

halfadder HA2(cin,s1,s,d2);

or (d1,d2,co);

endmodule

module _4bit_adder (a,b,cin,s,co);

input [3:0]a;

input [3:0]b;

input cin;

output [3:0]s;

output co;

wire c0,c1,c2;

fulladder FA0(a[0],b[0],cin,s[0],c0);

fulladder FA1(a[1],b[1],c0,s[1],c1);

fulladder FA2(a[2],b[2],c1,s[2],c2);

fulladder FA3(a[3],b[3],c2,s[3],co);

endmodule

verilog数据流级：module Verilog1(a,b,s,cin,cont);

input [3:0]a,b;

input cin;

output [3:0]cont;

output s;

assign {s,cont}=a+b+cin;

endmodule

verilog行为描述级别：

太麻烦了 我不想写了 自己练习吧

呵呵最好用 门级别的。 稳定性最好。

4位加法器是指能实现四位二进制数全加的数字电路模块，称之为4位全加器。4位加法器包括逐位进位 超前进位特点逻辑电路简单，但速度也较低释义四位二进制数全加的数字电路模块。多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。能对两个1位二进制数进行相加求和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。

假设要实现A X B，利用门电路搭一个2-4译码器。2-4译码器的输入信号为A；然后用2-4译码器的输出控制一个4路选择器，4路选择器的4个输入分别是0，B，B+B，B+B+B，这部分用二位全加器实现。

向左转|向右转

位移和添加乘法器的一般结构如下图所示，对于32比特的数乘运算，根据乘数最低有效位的数值，被乘数的数值被相加并累积。

在每一个时钟循环周期内，乘数被左移一个比特，并且它的位值被测试，如果位值是0，则只进行一次位移 *** 作。如果位值是1，则被加数被放入累加器中，并且左移一位。

当所有乘数的比特值被测试完之后，结果就在累加器当中。累加器最初是N位，相加之后变成2N位，最低有效位包涵了乘数。延迟是N个最大循环周期。这类电路放在异步电路中有许多好处。

二进制全加器

用于门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。提供与非门的是74LS86，有4个与非门。

扩展资料

一位全加器的表达式如下：

Si=Ai_Bi_Ci-1

第二个表达式也可用一个异或门来代替或门对其中两个输入信号进行求和：

加法器由一个加法位和一个进位位组成。 进位位可以通过与门实现。  加法位需要通过或门和与非门组建的异或门（需要与门将两个逻辑门连接）实现。

将加法位和进位位连接，实现加法位输出和进位位输出。  通过以上几步就已近组建好了一个半加器。 将两个半加器和一个或门连接就组建成了一个全加器（二进制加法器）。

若想实现更多位数需要将跟多的全加器连接，一个全加器是二位，八个全加器连接就是八位，同样n个相连就是n位。

参考资料来源：百度百科-全加器

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