verilog 程序，什么意思啊，尤其是这个<<

<<和>>是

移位运算符

，x<<y的意思就是把x按照位左移y位。比如x

=

1100

1010,

y

=

2那么x

<<

y

=

1100

1010

00.

同理>>就是右移啦，一样的。

在verilog中，因为FPGA不太好实现乘除之类的运算，所以有时会用左移右移来表示某些特殊情况的乘除法。比如这句ClkFrequency>>5就是相当于ClkFrequency/(2^5).

verilog一个完整的程序包括如下

1.module名定义

2.输入/出信号名，方向和位宽

3.模块逻辑定义和实现

4.endmodule

1. sum是output 是不能加drive的，只有input 才能在测试文件中被赋值

2. $monitor("A=%d,B=%d,INA=%d",a,b,ina)

$monitor必须在inital语句里面！

3. 你写的是组合逻辑的全加器 建议写写时序逻辑的全加器

对时序的理解和设计 才是重点

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