如何学习zynq以太网控制器及协议栈

第 9 章 ZedBoard 入门

前面大家已经对 ZYNQ 架构以及相应的开发工具有一定的认识，接下来我们将带领大家来一起 体验 ZYNQ，体验软硬件协同设计的魅力。由于时间的关系，袭迟下面的一些实验（本章及后续章节的实验） 可能有不完善的地方，欢迎读者向我们反馈。 9.1 跑马灯 本实验将指导大家使用 Vivado 集成设计环境创建本书的第一个 Zynq 设计。这里，我们使用跑马灯 这个入门实验来向大家介绍 Vivado IDE 的 IP Integrator 环境，并在 Zedboard 上实现这个简单的 Zynq 嵌 入式系统。之后，我们将会使用 SDK 创建一个简单的软件应用程序，并下载到 Zynq 的 ARM 处理器中， 对在 PL 端实现的硬件进行控制。本实验分为三个小节来向大家进行介绍： ? 第一节我们将使用 Vivado IDE 创建一个工程。 ? 在第一节的基础上，第二节我们将继续构建一个 Zynq 嵌入式处理系统，并将完成后的硬件导入 到 SDK 中进行软件设计。 ? 最后一节我们将使用 SDK 编写 ARM 测试应用程序， 并下载到 ZedBoard 上进行调试。 实验环境：Windows 7 x64 *** 作系统， Vivado2013.4，SDK 2013.4

9.1.1 Vivado 工程创建

1) 双击桌面 Vivado 快捷方式 ，或者浏览 Start >All Programes >Xilinx Design Tools >Vivado

2013.4 >Vivado 2013.4 来启动 Vivado. 2) 当拍睁李 Vivado 启动后，可以看到图 9-1 的 Getting Started 页面。

图 9- 1 Vivado 开始界面

3) 选择 Create New Project 选项，图 9-2 所示的 New Project 向导将会打开，点击 Next。

图 9- 2 New Project 对话框 4) 在 Project Name 对话框中，输入 first_zynq_design 作为 Project name, 选择 C:/XUP/Zed 作为 Project location，确保 Create project subdirectory 被勾选上，如图 9-3，点击 Next。

图 9- 3 Project Name 对话框 5) 在 Project Type 对话框中，选择 RTL Project，确保 Do not specify sources at this time 选项没有 被勾选，如图 9-4，点击 Next。

图 9- 4 Project Type 对话框 6) 在 Add Source 对话框中， 选择 Verilog 作为目标语言，如果你对 VHDL 熟悉的话， 你也可以 选择 VHDL，如果这里你忘记了选择，在工程创建完成后，也可以在工程设置中选择你熟悉的 HDL 语言。如果你已经有了源文件，在这里就可以选择 Add file 或者 Add directory 进行添加， 由于我们没有任何的源文件， 所以这里我们直接点击 Next 即可，如图 9-5。

图 9- 5 添加源文件 7) 在 Add Existing IP 对话框中，点击 Next。 8) 在 Add Constraints 对话框中，点击 Next。 9) 在 Default Part 对话框中，在 Specify 框中选择 Boards 选项，在下面的 Board 列表中选择 ZedBoard Zynq Evaluation and Development Kit，点击 Next，如图 9-6。

图 9- 6 芯片选择 10) 在 New Project Summary 对话框中，点解 Finish 完成工程创建，至此，我们已经使用 Vivado 创建了一个 Zynq 设计的工程框架，图 9-7 为 Vivado 的工程界面，在第四章我们已经对该界面 进行过介绍，如果还不熟悉的读者再回到前面复习一下。下面我将使用 Flow Navigator 的 IP Integrator 功能完成第二节的嵌入式早卖系统设计。

图 9- 7 Vivado 工程界面

9.1.2 在 Vivado 中创建 Zynq 嵌入式系统 这一节我们将创建一个简单的 Zynq 嵌入式系统，该系统使用 Zynq PL 部分实现一个通用 I/O 控制 器 (GPIO)，控制器同 ZedBoard 上的 8 个 LED 相连接，并且通过 AXI 总线连接到 PS 端，这样我们就可 以通过将要在第三小节中实现的 ARM 应用程序来对 LED 进行控制。系统结构图如图 9-8 所示。

在Zynq-7000上编程PL大致有3种方法：1.用FSBL，将bitstream集成到boot.bin中2.用U-BOOT命令3.在Linux下用xdevcfg驱动。步骤：1.去掉bitstream的文件头用FSBL烧写PLImages没有什么好说的，用XilinxSDK的CreateBootImage工具即可完成，不再赘述。用后乎轮简两种方法需要把bitstream文件的文件头用bootgen工具去掉。一个典型的bif文件如下所示：the_ROM_image:{[bootloader].elf.bit.elf}bif文件可以用文本编辑器写，也可以用XilinxSDK的CreateBootImage工具生成。然后在桐或命令行下用以下命令即可去掉bitstream文件的文件头。bootgen-image.bif-splitbin-oiBOOT.BIN"-split”参数可以生成以下文件：.bit.bin2.在U-BOOT下烧写PLImage命令”fpgaload”和”fpgaloadb”都可以。区别是前一个命令接受去掉了文件头的bitstream文件，后一个命令接受含有文件头的bitstream文件。在OSL2014.2上，缺省编译就可以完整支持写入PLImage的功能。但是在Petalinux2013.10下，尽管可以在U-BOOT下看到命令”fpga”，还需要在文件/subsystems/linux/configs/u-boot/platform-top.h中增加以下内容后重新编译才可以支持具体的功能。/*EnablethePLtobedownloaded*/#defineCONFIG_FPGA#defineCONFIG_FPGA_XILINX#defineCONFIG_FPGA_ZYNQPL#defineCONFIG_CMD_FPGA#defineCONFIG_FPGA_LOADFS在OSL2014.2U-BOOT中，具体的功能是在zynqpl.c的zynq_load()中实现的。3.在Linux下烧写PLImageOSLLinux2014.2.01中已经含有xdevcfg驱动了（之前就有，不过本文是在这个版本上验证的），直接用以下命令就可以完成PLImage写入。cat/.bit.bin>/dev/xdevcfgLinux驱动的源代岁裤码在xilinx_devcfg.c中。因为驱动的编号是通过alloc_chrdev_region()动态分配的，所以不需要手工用mknod命令手动建立设备节点。在Linux驱动中，每次往DevCfg中写入4096字节，直到全部写完。4.在用户程序中烧写PLImage目前没有现成的源码来完成这个功能，不过可以用mmap()把DevCfg的寄存器映射到用户程序的虚地址中，然后参考一些现成的软件代码来完成这个功能：*FSBL中的pcap.c*U-BOOT中的zynqpl.c*Linux中的xilinx_devcfg.c*XilinxSDK中的例子。例子位于以下位置，随SDK的版本会有变化。C:\Xilinx\SDK\2014.1\data\embeddedsw\XilinxProcessorIPLib\drivers\devcfg_v3_0\examples\index.html小结：DevCfg外设内部有自己的DMA，只需要简单的配置PLImage的基地址和长度到DevCfg寄存器，就可以完成Zynq-7000PLImage的加载。Xilinx已经提供了灵活的解决方案，如果开发者要把这个功能集成在自己的应用程序中，也有很多的代码可以参考，并不是很困难的任务。

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