VHDL语言：用case语句设计一个一位全加器

假设a和b是两个本位 *** 作数，c_in是低位向本位的进位，sum是本位和，c_out是本位向高位的进位，都是std_logic类型的；input是进程体内声明的std_logic_vector类型的变量。只列出行为描述部分的代码，你需要用进程语句将其包装成并行语句：

input := c_in & b & a;

case input is

when "000" => sum <= '0'; c_out <= '0';

when "001"|"010"|"100" => sum <= '1'; c_out <= '0';

when "011"|"110"|"101" => sum <= '0'; c_out <= '1';

when "111" => sum <= '1'; c_out <= '1';

when others => sum <= '-'; c_out <= '-';

end case;

全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

描述

一位全加器的表达式如下：

Si=Ai⊕Bi⊕Ci-1

第二个表达式也可用一个异或门来代替或门对其中两个输入信号进行求和：

硬件描述语言Verilog 对一位全加器的三种建模方法：

无法用与或非门设计一位全加器，因为一位全加器是用门电路实现两个二进制数相加并求出和的组合线路。它只能利用门电路实现，而无法用与或非门实现。

扩展资料：

一位全加器的作用特点：

一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。

门电路的特点：

从逻辑关系看，门电路的输入端或输出端只有两种状态，无信号以“0”表示，有信号以“1”表示。也可以这样规定：低电平为“0”，高电平为“1”，称为正逻辑。

反之，如果规定高电平为“0”，低电平为“1”称为负逻辑，然而，高与低是相对的，所以在实际电路中要先说明采用什么逻辑，才有实际意义。

门电路可以有一个或多个输入端，但只有一个输出端。门电路的各输入端所加的脉冲信号只有满足一定的条件时，“门”才打开，即才有脉冲信号输出。

从逻辑学上讲，输入端满足一定的条件是“原因”，有信号输出是“结果”，门电路的作用是实现某种因果关系──逻辑关系。

门电路可用分立元件组成，也可做成集成电路，但目前实际应用的都是集成电路。

参考资料来源：百度百科-全加器

以上就是关于VHDL语言：用case语句设计一个一位全加器全部的内容，包括:VHDL语言：用case语句设计一个一位全加器、全加器的设计、怎样用与或非门设计一位全加器等相关内容解答，如果想了解更多相关内容，可以关注我们，你们的支持是我们更新的动力！